JPS6194513A - 保護継電器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は電力系統に用いられる保護継電器に係り、特に
、スイッチト・キャパシタ技術を用いたモノシックＩＣ
化に好適な保護継電器に関する。

〔発明の背景〕

電力系統では、種々の要因から生じる事故電流からの系
統保護のために保護継電器が用いられている。近年の大
容量化した電力系統では事故電流と正常時の電流との大
きさの比が小さく、場合によってはほとんど同じという
こともある。このような状況下にあって、保護継電器は
健全な故障判別機能をもたなくてはならない。現在のと
ころ、長距離大容量送電線に対しては位相比較方式が適
当とされている。他の保護継電方式としては従来からあ
るいわゆる単°入力方式（いわゆる過電流リレー）があ
る。

まず、従来の位相比較方式の保護継電器について説明す
る。

第２２図に位相比較方式の保護継電器のブロック構成を
示す。第２２図において、１は高調波除去用入力フィル
タ、２は各保護継電器に必要な特性角を得るための移相
回路、３は動作値や動作時間を設定するために係数設定
を行う整定回路、４および５は測距及び極性量を求める
第１および第２の加算増幅回路（例えば、リアクタンス
リレーでは、第１加算増幅回路４は（ＩＺ−Ｖ）を求め
、第２加算増幅回路５はｆ乏を求める。６および７は方
形波変換回路、８および９はＡＮＤゲート、１０．１１
および１２はカウンタ、１３はＮＯＲゲート、１４およ
び１５はＲ−Ｓフリップフロップ、１６はＡＮＤゲート
、１７はＯＲゲートをそれぞれ示している。第２図は、
直接位相比較形保護リレーのうち、リアクタンスリレー
のブロック構成を代表例として示したものであり、ＡＮ
ＤＮＯゲートらＯＲゲート１７までは位相角の判定部に
当り、リアクタンスリレーの場合には、第１加算増幅回
路４の出力（ＩＺ−※）と第２の加算増幅回路５の出力
（ｉ　ｚ）の位相の重り角が９０゜以上かどうかの判定
を行うものである。第２３図には、リアクタンスリレー
の特性例を示す。

以上の第２２図の回路のうち、高周波除去フィルタ１〜
第２加算増幅回路５までの回路はいわゆるアナログ回路
で構成されており（以下、これを演算回路Ｓという。）
、その出力は方形波変換回路６，７によってディジタル
信号に変換され、ＡＮＤゲート８〜ＯＲゲート１７゛の
ディジタル回路からなる判定部に伝達される。

なお、第２２図には代表例として、直接位相比較形の距
離リレーの一種であるリアクタンスリレーの例について
述べたが、他の種類の公知のリレーについても図示はし
ないが以下簡単に述べておく。まず、リアクタンスリレ
ーと同種の直接位相比較形の他の距離リレーについて述
べる。

（１）モーリレーの場合 第２図の第１加算増幅回路４で（ＩＺＶＩ）、第２加算
増幅回路５でｖＰを求め、ＡＮＤゲート８〜ＯＲゲート
１７では、上記（Ｉシー守、）と９Ｆの位相の重なり角
が９０°以上かどうかの判定を行う。

（２）木の葉形リレーの場合 モーリレーと同様、第１加算増幅回路４で（ｉｚ−※１
）、第２坂算増幅回路５で※、を求め、ＡＮＤゲート８
〜ＯＲゲート１７では（Ｉ　ｉ−ぐ１）とぐ２の位相の
重なり角１３５°以上かどうかの判定を行う。

（３）オフセットモーリレーの場合 オフセットモーリレーの場合には、第１加算増幅回路４
で（ｉｚ−ｖ、＞　、第２加算増幅回路５で（ｒｉ２−
ｖｚ）を求め、ＡＮＤゲート８〜ＯＲゲート１７では（
Ｉ　Ｚ、　−Ｖ、　）　ト（Ｉ　Ｚ２−■２）の重なり
角が９０°以上かどうかの判定を行う。

次に、第２２図の位相比較方式の保護継電器の各部回路
の従来回路例を第２４図〜第２６図に示す、各回路は抵
抗Ｒ，キャパシタＣ、オペアンプＯＲ等のいわゆるディ
スクリートな部品を用いていて構成されている。第２４
図は電力系統の電圧、電流に含まれる高調波成分除去用
のフィルタ１である。第２５図は移相回路２、第２６図
は整定回路３を示している。第２６図の整定回路におい
て。

Ｓ　、　／−１−）　Ｓ　、、、と抵抗Ｒからなる回路
は動作値を決定するための選択回路である。第２７図は
加算増幅回路４，５を示している。

次に重入力方式の保護継電器について述べる。

この重入力方式は位相角を判定する方式ではなく、入力
の大きさを求めることにより事故の判別を行うものであ
る。以下にこの種の継電器の代表例として過電流リレー
について述べる。第２８図には過電流リレーのブロック
構成を示す。第２８図において１はフィルタ回路、２と
整定回路、３は移相回路、１８は増相全波整流回路、Ｉ
９は余波整流された波形の平滑回路（フィルタ）、２０
は比較回路をそれぞれ示す。

第２８図における回路中、１〜３は第２４図〜第２５図
に示した回路と同じであるので、第２９図、第３０図に
は整流回路１８と平滑回路１９の公知の回路例を示す。

第２９図に示す整流回路は、ダイオードＤ１によるブリ
ッジ余波整流回路を用い、その直流出力をオペアンプＯ
Ｐにより増幅して出力するようになっている。第３０図
に示す平滑回路はオペアンプＯＰを用いたいわゆるアク
ティブフィルタである。

さて、以上に述べたように、従来の電力用静止形保護継
電器は、ディスクリート部品、すなわち、オペアンプＯ
Ｐ、抵抗Ｒ、キャパシタＣ、ダイオードＤ、、Ｄ２等の
組み合わせにより構成されているが、部品数の削減、小
形化、高信頼度化および低コスト化等が求められている
。このような保護継電器を半導体集積回路化（ＩＣ）す
る場合。

高精度（相対精度１％以下）な抵抗をＩＣ内に形成する
ことは困難である。

一方、これに対して、近年開発が進められているアナロ
グスイッチとキャパシタの組み合わせによって等測的に
高抵抗を実現するスイッチト・キャパシタ回路の手法は
、回路を集積化する場合にキャパシタは抵抗に比してチ
ップの面積によって容量値が決定できることから、その
値を正確に達成し得るものとなっている。従って、精度
、温度特性などに対して特性のよい回路を得る手法とし
て注目されており、このスイッチト・キャパシタ回路を
保護継電器に用いることが考えられる。なお、抵抗を上
記したスイッチト・キャパシタ形等価抵抗ではなく、モ
ノリシック拡散抵抗などで実現し、ＩＣ化することも考
えられるが、抵抗値を高精度化し得ないばかりか、回路
定数の変更などについて応用性を欠けるものとなり、Ｉ
Ｃ化のメリットが出しにくい。

しかし、実際にモノリシックＩＣ化し、実用に供用し得
る高精度、かつ、高精積化した保護リレー回路を実現す
るためには、オペアンプのオフセット電圧、スイッチン
グにより発生するノイズ及び波形歪（リップル）、チッ
プ面積、寄生素子の影響などを十分考慮する必要がある
。また、汎用化を考慮した場合の回路の実装法、実装す
る場合のピンネックの問題、適用する周波数系（５０Ｈ
ｚ系及び６０Ｈｚ）への対応、スイッチング周波数など
種々の問題がある。以下に上記した問題点をさらに詳し
く述べる。

（１）オペアンプのオフセット電圧の影響オペアンプは
一般的に、レイアウト条件、製造プロセスのバラツキな
どによってオフセット電圧が発生する。また、微細加工
技術の進歩に伴い、高集積化・高速化が進歩する一方、
電源電圧が低くなるため回路のダイナミックレンジが狭
くなるという問題が生ずる。

（２）スイッチングノイズの影響 スイッチト・キャパシタに用いるＭＯＳアナログスイッ
チは、その構成上、ゲート・ソース及びゲート・ドレイ
ン間に寄生容量が付随する。従って、スイッチの開閉時
に制御信号（ゲート信号）がゲートからソース及びドレ
インにもれ込み、スパイク状のノイズが発生すると共に
、スイッチを開いた時に誤差電圧（フィードスルーノイ
ズ）が発生する。これらのノイズはスイッチト・キャパ
シタ回路においてはオフセット電圧となり、上記したオ
ペアンプと全く同様の問題が生ずる。

（３）寄生容量の影響 スイッチト・キャパシタ回路に用いるスイッチ用トラン
ジスタ及びキャパシタには、例えばＭＯ５構造の場合、
基板に対して寄生容量が付随する。

特に、キャパシタに関しては、もとのキャパシタの数％
〜２０％にも達するため、これらの寄生容量に影響され
ない定数及び回路構成が必要となる。

（４）キャパシタの容量限界 容量比を大きくとるために一方のキャパシタの容量値を
小さくしようとしても、上記した寄生容量のために特性
が変化し、あまり小さくできない問題がある。また、他
方のキャパシタを大きくするとチップ面積が大きくなる
欠点がある。すなわち、容量値の大きさにはおのずから
限界があり。

これらを考慮して１回路のモノリシックＩＣ化を達成す
る必要がある。

（５）スイッチング周波数の影響 スイッチト・キャパシタ回路にはスイッチング周波数が
重要な意味を持ってくる。スイッチング周波数が高い場
合には、出力の波形歪（リップル）が小さくでき、また
、入出力間の無駄遅延が少なくなるなどの長所がある。

しかし、高速なオペアンプ及びアナログスイッチが必要
になると共に、素子感度も高くなり、さらにはキャパシ
タの相対比が大きくなり、大きなキャパシタエリアを必
要とするなどの欠点がある。

〔発明の目的〕

本発明は、モノリシックＩＣ化に好適なスイッチト・キ
ャパシタ技術を用いた保護継電器を提供することを目的
とする。

〔発明の概要〕

上記目的を達成するために、第１の発明による保護継電
器は、電力系統の電圧および電流を入力とし、この電圧
および電流に基づいて前記電力系統における事故発生の
有無を検出するアナログ演算回路と、その出力信号に基
づいて事故発生の有無を判定するディジタル判定回路と
を備えて前記電力系統のしゃ断器に対して引き外し信号
を出力する保護継電器において、前記アナログ演算回路
をスイッチト・キャパシタ等価抵抗を用いて構成した点
に特徴を有する。

第２の発明は電力系統の電圧および電流を入力とし、こ
の電圧および電流に基づいて前記電力系統における事故
発生の有無を検出するスイッチト・キャパシタ等価抵抗
を用いて構成された演算回路と、その出力信号に基づい
て事故発生の有無を判定するディジタル判定回路とを備
えて前記電力系統のしゃ断器に対して引き外し信号を出
力する保護継電器であって、前記演算回路は入力電圧と
電流相互間の位相差を求めることにより電力系統の事故
発生を検出するものである点に特徴を有する。

上記演算回路は、より具体的な態様では、入力電圧およ
び電流に含まれる高調波成分を除去する高調波除去フィ
ルタ回路と、当該保護継電器に必要な特性位相角を得る
ための移相回路と、この移相回路出力に基づいて当該保
護継電器の設置場所から電力系統事故発生地点までの距
離を求める第１の加算増幅回路と、前記整定回路出力に
基づいてその極性量を求める第２加算回路と、第１．第
２の加算回路の出力を比較する比較回路とを備えて構成
される。

第３の発明は、電力系統の電圧および電流を入力とし、
この電力および電流に基づいて前記電力系統における事
故発生の有無を検出するスイッチト・キャパシタ等価抵
抗を用いて構成された演算回路と、その出力信号に基づ
いて事故発生の有無を判定するディジタル判定回路とを
備えて前記電力系統のしゃ断器に対して引き外し信号を
出力する保護継電器であって、前記演算回路は、電力系
統の電圧または電流の大きさの変化を求めることにより
電力系統の事故発生を検出するものである点に特徴を有
する。

上記演算回路は、より具体的な態様では、入力電圧また
は電流に含まれる高調波成分を除去する高調波除去フィ
ルタ回路と、その出力に所定の係数を掛け合せる整定回
路と、当該保護継電器に必要な特性位相角を得るための
移相回路と、その出力を整流する整流回路と、！１流出
力を平滑化する平滑回路と、平滑化出力を予め設定され
た基準値と比較して事故発生の有無を判定する比較回路
とを備えて構成される。

第４の発明は、電力系統の電圧および電流を入力とし、
この電圧および電流に基づいて前記電力系統における事
故発生の有無を検出するスイッチト・キャパシタ等価抵
抗を用いて構成された演算回路と、その出力信号に基づ
いて事故発生の有無を判定するディジタル判定回路とを
備えて前記電力系統のしゃ断器に対して引き外し信号を
出力する保護継電器であって、前記演算回路はその最終
段において当該演算回路の蓄積オフセット電圧を補正す
る補正回路を有する点に特徴を有する。

補正回路は、より具体的な態様では、前記演算回路の最
終段出力から当該演算回路の蓄積オフセット電圧を抽出
し、この抽出値をに倍して前記最終段の入力部にフィー
ドバックする回路で構成される。また、別の態様では、
補正回路は、前記演算回路の最終段出力から当該演算回
路の蓄積オフセット電圧を抽出し、この抽出値を当該演
算回路の最終段出力原信号から差引く回路で構成される
。

さらに、補正回路は、前記演算回路の最終段出力から当
該演算回路の蓄積オフセット電圧を抽出し、この抽出値
によって前記演算回路出力を方形波に変換する回路のし
きい値電圧を補償する回路で構成されることが好ましい
。

次に、第５の発明は、電力系統の電圧および電流を入力
とし、この電圧および電流に基づいて前記電力系統にお
ける事故発生の有無を検出するスイッチト・キャパシタ
等価抵抗を用いて構成された演算回路と、その′出力信
号に基づいて事故発生の有無を判定するディジタル判定
回路とを備えて前記電力系統のしゃ断器に対して引き外
し信号を出力する保護継電器であって、演算回路は、そ
のスイッチト・キャパシタ等価抵抗を所定のスイッチン
グ周波数でスイッチングさせる場合において、当該演算
回路の最終段にその出力波形歪を除去する補正回路を備
えた点に特徴を有する。

この補正回路は、より具体的な態様では、前記演算回路
の最終段に存在する帰還ループに十分小さな容量値のキ
ャパシタを接続し、前記最終段のスイッチト・キャパシ
タ等価抵抗のスイッチング周波数を他の回路のＮ倍の周
波数でスイッチングさせることにより出力波形のリップ
ルを他の回路のスイッチング周波数に対して１／Ｎとす
るように構成する。また、補正回路は、前記演算回路の
終段に保護継電器の特性に影響を与えない十分小さな時
定数を有するスイッチト・キャパシタ等価抵抗を用いた
一次遅れ要素を付加し、この一次遅れ要素のスイッチン
グ周波数を他の回路のスイッチング周波数のＮ倍の周波
数でスイッチングさせ　　。

ることにより出力波形のリップルを１／Ｎにするように
構成する。

〔発明の実施例〕

以下、本発明の各実施例について説明するが、その前に
スイッチト・キャパシタによる等価抵抗について簡単に
説明する。

第１図（ａ）〜（ｄ）はスイッチト・キャパシタによっ
て如何に等価抵抗が得られるかを原理的に説明するため
のものである。第１図において。

端子■、■での電圧をそれぞれＶ、、Ｖ、として第１図
（ａ）のようにスイッチＳ、をオンした状態では、キャ
パシタＣには、Ｑ　ｘ　＝ＣＶ　２で表わされる電荷Ｑ
２が充電されていることになる。この状態で次に、第１
図（ｂ）のようにスイッチＳｌをオンさせると、キャパ
シタＣの電荷はＱ１＝ｃｖ、となり、Ｑ、とＱ２の差の
電荷ＡＱが端子■より流れ込むことになる。即ち、電荷
ＡＱは以下のようになる。

７１Ｑ＝Ｑ、−Ｑ２＝Ｃ（Ｖ、−Ｖ２）　　・（１）こ
こで再び第１図（ｃ）に示すようにスイッチＳ２がオン
されれば、キャパシタＣの電荷はＱ。

＝Ｃｖ２となり式（１）に示す電荷ΔＱと同量の電荷が
キャパシタＣから端子■に流出することは明らかである
。

したがって、同期Ｔで上記動作を繰返すようにすれば、
同期Ｔで電荷ＡＱがキャパシタＣを介し移動することに
なり、結果的に端子■から端子■には式（２）で示され
る電流ｉが平均的に流れることになるものである。

ｉ　＝Ａ　Ｑ　／　Ｔ　＝Ｃ（Ｖ　＋　　Ｖ　ｘ　）　
／　Ｔ　　”□　（２）一方、第１図（ｄ）に示すよう
に抵抗Ｒの両端各々における電圧がそれぞれＶ、、Ｖ、
である場合、抵抗Ｒに流れる電流ｉＲは以下のようにな
る。

ｔｌｌ＝（ｖ、−ｖ、）／Ｒ・−−−−−（３）ここで
、ｉ＝ｉ、とすれば、式（２）、　　（３）より以下の
式（４）が得られるものである。

ｇ＝Ｔ／ｃ＝１／Ｃｆｃ）　　　　−・−・Ｃ４）但し
、ｆはスイッチング周波数である。

即ち、スイッチト・キャパシタによる等価抵抗はキャパ
シタＣの容量値（ｃ）とスイッチングの周期Ｔとの比で
決定され、周期Ｔを変えることによりキャパシタＣの容
量値を変えることなく等価抵抗を自由に変化させ得るも
のである。

以上述べたスイッチト・キャパシタ回路は基本的な回路
であるが、実際には寄生容量の影響を受けにくい第１図
（ｅ）、（ｆ）に示す回路などが用いられるものとなっ
ている。第１図（ｅ）。

（ｆ）中φはクロックφの反転されたものを示す。

次に、本発明による保護継電器の各実施例を図面に基づ
いて説明する。

第１実施例 この第１実施例は第２２図において破線で示した演算回
路Ｓ（第２４図〜第２７図）の回路要素のうち抵抗Ｒを
スイッチト・キャパシタ等価抵抗（第１図参照）で置換
し、スイッチングされた波形（値）に対して位相比較形
保護継電器の場合は位相差角判定、重入力形保護継電器
の場合は信号の大きさを判定するようにしたものである
。

まず、位相比較形保護継電器の例について述べる。第２
図に、演算回路Ｓ（第２４図〜第２７図）のうち、第２
７図の加算増幅回路４，５をスイツチト・キャパシタ化
した例を示す。説明を簡単にするため、他の回路につい
て省略するが、他の回路も第２図と同様に抵抗要素Ｒを
第１図のスイッチト・キャパシタ等価抵抗で置き換えれ
ばよい。

第３図（ａ）及び（ｂ）には、スイッチト・キャパシタ
回路で構成した場合の第１加算増幅回路４（リアクタン
スリレーの場合ｉシー※）及び第２加算増幅回路５（リ
アクタンスリレーの場合〒２）の出力波形例を示す。こ
の波形に基づいて、方形変換回路６〜ＯＲゲート１７は
９０°以上の重り角があるかどうか判定を従来と同様に
行うものである。

第３図（Ｃ）には（■ンー※）の正波（第２２図の方形
波変換回路６の子端 子出力） （ｄ）には（ｉ土−※）の負波（第°２２図の方形波変
換回路６の一端 子出力） （ｅ）には（ｉ受）の正波（第２２図の方形波変換回路
７の子端干出 力） （ｆ）には（ＩＺ）の負波（第２２図の方形波変換回路
７の一端子出 力） （ｇ）には第２２図のＡＮＤゲート８の出力 （ｈ）には第２２図のＡＮＤゲート９の出力 波形例をそれぞれ示す。上記した９０°以上かどうかの
判定は、上記した第３図（ｇ）、（ｈ）の波形をカウン
タ１０，１１（第２２図）により判定するものであるこ
とは言までもない。第３図の（ｉ）には第１図に示した
スイッチト・キャパシタ回路をスイッチングするクロッ
クφ、（ｉ）にはクロックφの反転したクロックφを示
す。

次に、第２８図に示した重入力形保護継電器に本発明を
適用する例について説明する。なお、説明を簡単にする
ため、第２９図、第３０図に示した回路のうち、第３０
図に示す平滑回路１９に対応するスイッチト・キャパシ
タ回路について説明するが、他の回路の場合も同様にし
て抵抗Ｒをスイッチト・キャパシタ回路で置き換えれば
よい。

第４図は、平滑回路１９のスイッチト・キャパシタ回路
例を示すもので、第５図（ａ）の入力信号に対し、（ｂ
）に示すような出力波形を発するものである。この波形
は第２８図において、図中の移相回路３の移相を９０°
とし、整流回路４を全波整流回路とした場合の波形例を
示すものである。

この第５図（ｂ）の波形を図中のＡ（第２８図比較器２
０の比較電圧Ａ）と比較すると同図（Ｃ）を得ることが
できる。この（Ｃ）に示す信号はリレー出力に相当し、
１１１　Ｈルベルがリレー動作、“０″ルベルが不動作
を示すものである。同図（ｄ）は第２８図の破線で囲ま
れる部分、のスイッチト・キャパシタ回路をスイッチン
グするクロックφを示すものである。

以上説明したように、本実施例によれば、保護継電器の
モノリシックＩＣ化が可能であり、装置の小形化、高信
頼度化、低コスト化が実現できる。

また、スイッチング周波数の変更により、特性が可変で
きるため、応用性に富むと共に回路の共用化ができ、Ｉ
Ｃ化の効果を十分発揮することができる。

第２実施例 次に、本発明の第２実施例を説明する。この実施例によ
る保護継電器は、直接位相比較形保護継電器において、
スイッチト・キャパシタ回路を用いた演算回路Ｓの最終
部である測距及び極性量を求める加算増幅回路４，５の
出力から、演算回路Ｓ全体の蓄積オフセット電圧（オフ
アンプのオフセット電圧＋スイッチングノイズの蓄積）
を抽出し、この値をに倍して加算増幅回路４，５にそれ
ぞれフィードバックするようにして演算回路Ｓ全体のオ
フセット電圧を自動補償するようにしたものである。

すなわち、スイッチト・キャパシタ回路を用いた保護継
電器は、前記したように、オペアンプのオフセット電圧
、スイッチング時に発生するスイッチングノイズのため
にダイナミックレンジが狭くなる欠点があることは既に
述べた。そこで、本実施例は、このオフセット電圧を演
算回路Ｓ全体で集中的に自動補償するものである。

以下、第６図〜第８図を用いて説明する。

第６図は本実施例のブロック構成を示すものである。図
において、点線で囲まれる演算回路Ｓは第２２図の演算
回路に対応し、スイッチト・キャパシタで構成される第
１実施例と同様である。図中の１００及び１０１は本実
施例のために付加したオフセット電圧補償用回路を構成
する。すなわち、本実施例は、スイッチト・キャパシタ
化した回路の最終段である加算増幅回路４，５において
その出力信号よりオフセット電圧（直流分）を抽出し、
この値をに倍して加算増幅回路４，５にそれぞれフィー
ドバックし、抽出したオフセット電圧を差引くようにし
て自動補償しようとするものである。従って、第６図に
示した加算増幅回路４゜５は２入力端子以上を必要とす
る加算増幅回路であること°は言うまでもない。この加
算増幅回路４゜５のスイッチト・キャパシタ化回路は第
１図をそのまま使用するものである。この加算増幅回路
の出力は次式で表わされることは容易に理解できるとこ
ろのものである。

次に、本実施例のために付加したオフセット電圧抽出回
路１００及び１０１について述べる。

第７図は、ＲＣアクティブ回路で構成した場合のオフセ
ット抽出回路、すなわち、一次遅れ要素回路（ローパス
フィルタ）である、この回路の時定数はＲ２・Ｃで表わ
されるので、この値を大きくして信号分（正波渡分）を
除去し、直流分のみを抽出しようとするものである。保
護継電器の場合、この時定数は数秒以上必要である。ま
た、信号分の除去は１例えば５０Ｈｚ成分、あるいは６
０Ｈｚ成分を０．１％以下まで減衰させれば保護継電器
としての特性上問題ない。

次に、第７図に示したオフセット抽出回路のゲインはＲ
２／　Ｒ＋で表わされる。本実施例の場合のゲインは大
きい程、オフセット電圧の補償に対しては効果が大きい
。しかし、ゲインを大きくするためには、上記した信号
分を増幅される分Ｒ２・Ｃを大きくしてより一層減衰さ
せておく必要がある。すなわち、オフセット抽出回路１
００゜１０１は時定数を十分大きくとり、ゲインをでき
るだけ大きくするように設定しなければならない。

第８図にモノリシックＩＣ化を考慮し、オフセット電圧
抽出回路ｉｏｏ、ｔｏｉをスイッチト・キャパシタ化し
た場合の回路例を示す。

このオフセット抽出回路は、上記したように加算増幅回
路４及び５に第１図のスイッチト・キャパシタ形加算増
幅回路を使用すると極性が反転するため、極性が反転し
ない（正転形）回路とする必要がある。第７図に示した
アクティブＲＣ回路をそのままスイッチト・キャパシタ
化すると極性が反転するため、入力等価抵抗（ＲＣ回路
ではＲ１に対応）のクロックを交差的に制御し、この部
分で電圧反転し、回路としては極性が反転しないように
しているものである。

以上示した本実施例は、これまでの説明から明らかなよ
うに、第２２図に示した直接位相比較形スイッチト・キ
ャパシタ保護リレー回路のオフセット電圧を、スイッチ
ト・キャパシタ回路の最終段である加算増幅回路１００
，１０１で一括して行うものである。従って、他の部分
は全く変わるものではなく、上述のオフセット抽出回路
１００及び１０１を付加するのみで実現できる。

また、本実施例の適用は、保護継電器の種類に限定され
るものではなく、直接位相比較形の保護継電器ならいず
れにも適用できる。

ここで、第８図に示したオフセット電圧抽出回路１００
又は１０１の構成法、すなわち、ゲインの設定の仕方に
ついて説明しておく、上記したように、ゲインが大きい
程、オフセット電圧の補償効果が大きいが、第８図のみ
にてゲインを大きくするとキャパシタの比（Ｃｒ　／　
Ｃ２）が大きくなる・、この対策として、第８図を多段
に接続し、ゲインを分割する手法が考えられるが、スイ
ッチト・キャパシタ回路はゲインに無関係にスイッチン
グノイズがほぼ一定である特徴を有することより。

第８図の構成のみで実現した方が高精度に補償できる。

すなわち、第８図の回路を多段に接続して大きなゲイン
を作る場合には、各々の回路のキャパシタ比は小さくで
きるが、ある一定のスイッチングノイズαが発生する。

このαはオフセット電圧。

すなわち、直流分がほとんどであるので１次段の回路は
このαをそのまま増幅すると共に、自分自身の回路でス
イッチングノイズβが発生し、オフセット電圧抽出回路
自身で発生するノイズが大きくなり、その効果を発揮で
きない。回路規模もオペアンプを多く使用するので小さ
くならない。

以上説明したように本実施例は、直接位相比較形保護継
電器スイッチト・キャパシタ回゛路部の最終段である加
算増幅回路４，５ｑ出力より演算回路Ｓ全体のオフセッ
ト電圧（オペアンプのオフセット電圧＋スイッチングノ
イズ）を抽出し、この値をに倍して該加算回路にフィー
ドバックするようにして、演算回路Ｓ全体のオフセット
電圧を補償するようにしたものである。従って１本実施
例による場合は、無調整化が達成できｒｃ化に好適であ
る。また、無調整のためコスト的にも十分安価になると
いう効果がある。さらに、回路全体のオフセット電圧補
償を集中化して行うことより、ＩＣ化する場合、チップ
面積が大きくならない効果もある。

第３実施例 次に１本発明の第３実施例を説明する。この実施例によ
る保護継電器は、直接位相比較形保護継電器において、
スイッチト・キャパシタを用いた演算回路Ｓの最終段で
ある測距量及び極性量を求めるそれぞれの加算増幅回路
４，５に十分小さいキャパシタをオペアンプの帰還ルー
プにそれぞれ接続し、スイッチング周波数を他の回路の
スイッチング周波数φのＮ倍の周波数でスイッチングす
るようにして、出力波形の歪（リップル）をスイッチン
グ周波数φに対して１／Ｎにするようにしたものである
。

すなわち、スイッチト・キャパシタ回路を用いた保護継
電器は、前記したように、スイッチングにより波形歪（
リップル）が発生する。このリップル（第２（ｉ！！Ｉ
の（ａ）、（ｂ）の波形や第５図の（ｂ）波形など）を
低減するためにスイッチング周波数を単に高くすると、
キャパシタの相対比が大きくなり、大きなキャパシタを
必要とする欠点があることなどは既に述べた。本実施例
は、この波形のリップルを低減し、高分解能な波形を出
力し、保護継電器の特性の向上を達成するものである。

以下、第９図及び第１０図を用いて本発明の実施例を述
べる。

第９図に本実施例に係る回路を示す、この回路は第１図
に示したスイッチト・キャパシタ加算増幅回路４，５に
、オペアンプの帰還ループ（一端子と出力端子の間）に
キャパシタＣを接続したものである。また、クロックφ
、及びφ１でスイッチングするようにしたものである。

第９図に示した回路は、新たに付加したキャパシタＣが
十分小さければ出力電圧■。は次式で表わされる。

上式から明らかなように、クロックφ１及びφ１でスイ
ッチングしても出力電圧はクロックの周波数の関数では
ない。従って、高速でスイッチングしても特性は変わら
ない０本実施例はこの特徴を有効に利用したものである
。なお、キャパシタＣを付加した場合の回路の時定数τ
は次式で表わされる。

（ｆ、はクロックφ、及びφ１の周波数）以下、本実施
例の詳細を、第１０図を用いて説明する。第１０図にお
いて、（１）は第３図の（ｉ）。

すなわち、φを拡大して示したものである。また、（２
）は第３図の（ａ）の（工乏−幻の波形（正波部）を拡
大して示したものである。（３）は第９図の回路をスイ
ッチングするφ１を示すものである。ここでは（１）の
φの２倍の周波数の例を示している。もちろん、第９図
のφ、はこのφ、を反転したものであることは言うまで
もない、（４）は（３）に示したクロック（φ、及びφ
、）でスイッチングしたときの出力波形例を示すもので
ある６新たに付加したＣのために、位相がθだけ遅れて
いるが、この値はリレー特性に影響を与えない値まで十
分小さく設定する。第１Ｏ図（４）から明らかなように
、リップルが半減していることがわかる。（５）は（１
）のクロック（φ及びφ）でスイッチングしたときの波
形（２）をゼロボルト（Ｏｖ）をスレッシュホールドレ
ベルとして方形波変換した波形例、（６）は（３）のク
ロック（φ、及びφ１）でスイッチングしたときの波形
（４）をゼロボルト（Ｏｖ）をスレッシュホールドレベ
ルとして方形波変換した波形を示すものであり、理想値
（連続アナログ量の場合）により近づいていることが理
解できる。

本実施例は、回路系のクロックφの２倍のクロック周波
数でスイッチングした例を述べたが、一般に、Ｎ倍でク
ロックでスイッチングすると、リップルを１／Ｎに低減
できることは容易に推測できる。

本実施例は、回路全体のクロックは種々の条件よりφで
スイッチしておいても、スイッチング周波数の影響を受
けない（関数とならない）スイッチト・キャパシタ回路
の最終段である加算増幅回路４，５に十分小さいキャパ
シタをオペアンプの帰還ループに接続し、そのスイッチ
ング周波数をφのＮ倍の周波数でスイッチングすること
によって、リップルを１／Ｎに低減することができる。

以上述べたように本実施例によれば、スイッチト・キャ
パシタ回路で構成される演算回路Ｓの最終段以外は周波
数の低いクロック（φ）でスイッチングができるため、
大きなスイッチト・キャパシタ等価抵抗が実現できるの
で、大きなキャパシタを必要とせず、チップ面積を大幅
に小さくできるメリットがある。また、キャパシタの相
対値も大きくならないために、寄生容量の影響なども受
けに＜＜、高精度なスイッチト・キャパシタ形保護継電
器を実現できる。

さらに、本実施例は、保護継電器回路内の加算増幅回路
を共用するものであるから、付加回路が少なく、チップ
面積も大きくならない効果がある。

第４実施例 次に、本発明の第４実施例を説明する。この実施例によ
る保護継電器は１回路全体のクロックをφの周波数でス
イッチングし、スイッチト・キャパシタ回路の最終段に
、保護継電器特性に影響を与えない十分小さい時定数の
スイッチト・キャパシタ形一次遅れ要素回路を付加する
と共に、上記したφのＮ倍の周波数でスイッチングする
ようにして、出力される波形のリップルをφでスイッチ
ングする場７合の１／Ｎにするようにしたものである。

すなわち、スイッチト・キャパシタ回路を用いた保護継
電器は、前記したように、スイッチングにより波形歪（
リップル）が発生する。このリップル（第２図の（ａ）
、（ｂ）の波形や第５図の（ｂ）の波形など）を低減す
るためにスイッチング周波数を単純に高くすると、キャ
パシタの相対比が大きくなり、大きなキャパシタを必要
とする欠点があることなどは既に述べた。本実施例は、
この波形歪（リップル）を回路全体のスイッチング周波
数を高くすることなく低減し、高分解能な波形を出力し
、この出力を判定するようにして、保護継電器の特性の
高精度化を達成するものである。

第１１図及び第１２図は本実施例のブロック構成を示す
ものである。まず、第１１図から説明する。

第１１図において、第１加算増幅回路４、第２加算増幅
回路５、方形波変換回路６及び７は第１実施例のものと
全く同一のものである０本実施例は図示したように加算
増幅回路４及び５と方形波変換回路６及び７の間に後述
するスイッチト・キャパシタ形の一次遅れ要素回路４０
及び５０を挿入して、波形の高分解能を達成するもので
ある。

この第１１図の構成は前記して、直接位相比較形保護継
電器の波形歪を低減するためのものである。

次に、第１２図について述べる。第１２図において、１
９及び２０は第２８図に示した重入力形保護継電器の平
滑回路１９及び比較回路２０に対応し、第４図、第５図
の実施例に対応する。本実施例は図示したように、平滑
回路１９と比較回路２０の間に後述するスイッチト・キ
ャパシタ形の一次遅れ要素回路６０を付加し、入力信号
の大きさを求める重入力形保護継電器の波形の高分解能
化を達成するものである。

第１３図には、上記した本発明のために付加するスイッ
チト・キャパシタ形一次遅れ要素回路４０．５０を示す
。

すなわち、第１３図に示す回路の伝達関数は次式で表わ
される。

し くｆ８＝φ１及びφ、のスイッチング周波数）し鳳 次に、第１４図を用いて詳細に説明する。第１４図にお
いて、（１）は第３図の（ｉ）、すなわち、クロックφ
を拡大して示したものである。また、（２）は第３図の
（、）の（ＩＺ−Ｖ）の波形（正波部のみ）を拡大して
示したものである。（３）は本実施例の第１１図の回路
をスイッチングするφ１を示すものである。ここでは（
１）のφの２倍の周波数の例を示している。もちろん、
第１１図のφ１はこのφ、を反転したものであることは
言うまでもない。（４）は、（３）に示したクロック（
φ１及びφ、）でスイッチングしたときの出力波形例を
示すものである。積分キャパシタＣとＣＩを用いたスイ
ッチト・キャパシタ等価抵抗のために。

位相がθだけ遅れているが、この値はリレー特性に影響
を与えない値まで十分小さく設定する。図（４）から明
らかなように、リップルが半減していることがわかる。

（５）は（１）のクロック（φ及びφ）でスイッチング
したときの波形（２）をゼロボルト（Ｏｖ）をスレッシ
ュホールドレベルとして方形波変換した波形例、（６）
は（３）のクロック（φ１及びφ１）でスイッチングし
たときの波形（４）をゼロボルト（Ｏｖ）をスレッシュ
ホールドレベルとして方形波変換した波形を示すもので
あり、理想値（連続アナログ量の場合）により近づいて
いることが理解できる。

本実施例は、回路系のクロックφの２倍のクロック周波
数でスイッチングした例を述べたが、一般に、Ｎ倍のク
ロックでスイッチングすると、リップルを１／Ｎに低減
できることは容易に推測できる。

なお、第１４図は第１１図の動作例を示したが、一次遅
れ要素回路６０は第１３図と同じでよく、第１２図の動
作についても第１４図と全く同様であるので説明を省略
する６ 本実施例は、スイッチト・キャパシタ形保護リレーにお
いて回路全体のクロックは種々の特性が必要な事がらφ
でスイッチングするが、スイッチト・キャパシタ回路の
最終段に、スイッチト・キャパシタ形一次遅れ要素回路
４０，５０．６０を挿入し、スイッチング周波数をφの
Ｎ倍の周波数でスイッチングするようにして、リップル
を１／Ｎに低減するようにしたものである。もちろん、
付加するスイッチト・キャパシタ形一次遅れ要素回路の
時定数τは十分小さく、保護継電器の特性に影響を与え
るものでないことは言うまでもない。

以上述べたように本実施例によれば、スイッチト・キャ
パシタ回路で構成される演算回路Ｓの最終段以外は周波
数の低いクロック（φ）でスイッチングができるため、
大きなスイツ゛チト・キャパシタ等価抵抗が実現できる
ので、大きなキャパシタを必要とせず、チップ面積を大
幅に小さくできるメリットがある。また、キャパシタの
相対値も大きくならないために、寄生容量の影響なども
受けにくく、高精度なスイッチト・キャパシタ形保護継
電器を実現できる。

第５実施例 次に、本発明の第５実施例を説明する。この実施例によ
る保護継電器は、スイヅチト・キャノ（シタを用いた演
算回路Ｓの最終段回路の加算増幅回路４，５の出力から
１回路Ｓ全体の蓄積オフセット電圧（オペアンプのオフ
セット電圧＋スイッチングノイズの蓄積）を抽出し、こ
の値の原信号から差引くようにして回路Ｓ全体のオフセ
ット電圧を自動補償するようにしたものである。

すなわち、スイッチト・キャパシタ回路を用いた保護継
電器は、前記したように、オペアンプのオフセット電圧
及びスイッチング時に発生するスイッチングノイズのた
めに、ダイナミックレンジが狭くなる欠点があることは
既に述べた。そこで。

本実施例は、このオフセット電圧を集中化した部分で自
動補償するものである。

以下、第１５図〜第１７図を用いて本実施例を説明する
。

第１５図に本実施例のブロック構成を示す。第１５図に
おいて、点線で囲まれる演算回路Ｓは第２２図の演算回
路Ｓに対応し、スイッチト・キャパシタで構成される第
１実施例と同様である。図中の２００，２０１，２０２
及び２０３は本発明のために付加したオフセット電圧補
償用回路を構成する。すなわち、本実施例は、スイッチ
ト・キャパシタ化した回路の最終段である加算増幅回路
４及び５において、その出力信号よりオフセット電圧を
抽出し、この値を原信号より差引くようにして、回路Ｓ
全体のオフセット電圧を自動補償しようとするものであ
る。

まず、オフセット電圧の抽出回路２００及び２０１につ
いて述べる。第１６図は、ＲＣアクティブ回路で示した
オフセット抽出回路、すなわち。

一次遅れ要素回路（ローパスフィルタの例）である。こ
の回路の時定数はＲ３・Ｃで表わされるので、この値を
大きくして信号分（正弦液分）を除去し、直流分のみを
抽出しようとするものである。

保護継電器の場合には、この時定数は数秒以上必要であ
る。また、信号分の減衰は５０Ｈｚ以上を０．１％以下
まで減衰させれば特性上問題はない。

次に、第１６図に示した回路のゲインは−（Ｒ２／Ｒ１
）で表わされる。本実施例の場合のゲインは（−１）で
ある必要がある。

次に、オフセット抽出回路２００又は２０１のスイッチ
ト・キャパシタ化した回路例を第１７図に示す。この回
路は、極性を反転する回路とする必要がある。従って、
第１６図に示したＲＣアクティブ回路の抵抗を第１４図
に示したようなスイッチト・キャパシタ等価抵抗で置換
する回路でよい。

次に付加加算回路２０２及び２０３について述べる。こ
の回路の構成は第１図の回路構成をそのまま用いること
ができ１図示は省略する。この回路の出力は次式で表わ
される。

従って、Ｃｔ　”　Ｃ２＝Ｃｓとして、ゲインを１にし
て用いることは容易に理解できる。

以上示した本実施例は、第２２図に示した直接位相比較
形スイッチト・キャパシタ保護継電器回路のオフセット
電圧を、スイッチト・キャパシタ回路の最終段である加
算増幅回路４，５の出力で一括して行うものである。従
って、他の部分は全く変わるものではない。

また、本実施例は、保護継電器の種類によっても変わる
ものではない。

以上述べた如く本実施例によれば、無調整化が達成でき
、安価な保護継電器が製作できる。また、ＩＣ化に好適
であり、回路全体のオフセット電圧補償を一括した部分
で行うことよりチップ面積も大きくならない効果もある
。

第６実施例 次に、本発明の第６実施例を説明する。この実施例によ
る保護継電器は、直接位相比較形保護継電器において、
方形波変換回路に入力される信号より、回路全体の蓄積
オフセッサ電圧をそれぞれ抽出し、この値によって、方
形波変換回路の初期のしきい値電圧をそれぞれ自動補正
するようにして、オフセット電圧による影響を受けない
ようにしたものである。

すなわち、スイッチト・キャパシタ回路を用いた保護継
電器は、前記したように、オペアンプのオフセット電圧
及びスイッチング時に発生するスイッチングノイズ（オ
フセット電圧）のために、ダイナミックレンジが狭くな
る欠点があることは既に述べた。そこで、本実施例は、
このオフセット電圧を自動補正するようにしたものであ
る。

以下、第１８図〜第２１図を用いて本発明の実施例を述
べる。

第１８図は本実施例のブロック構成を示すものである。

第１８図において、第１演算増幅回路４、第２演算増幅
回路５、方形波変換回路６及び７は第１図の実施例と同
様のものである。また１図中の３００，３０１，３０２
及び３０３は本実施例においてオフセット自動補正用に
付加したオフセット電圧抽出回路である。まが５オフセ
ット電圧抽出回路３００及び３０１について第１９図、
第２０図を参照して述べる。第１９図はアクティブフィ
ルタにより構成した場合の回路の例であるが、時定数τ
はＲ３・Ｃで表わされるので、この値を大きくし信号分
（正弦波）を除去し、直流分、すなわち、オフセット電
圧を抽出するものである。

また、この回路のゲインは−（Ｒ２／Ｒ，）で表わされ
、本実施例の場合のゲインは−１である必要がある。

この回路をスイッチト・キャパシタ化した場合の回路例
を第２０図に示す。この回路の時定数τは次式で表わさ
れる。

（ｆ６：クロックφ及びφのスイッチング周波数） また、この回路のゲインは、スイッチＳ１をφ、スイッ
チＳ２をφで（スイッチ８３〜Ｓ６は図示のように）そ
れぞれスイッチングすると−（Ｃ＋／Ｃ２）で表わされ
、（）内に示したようにスイッチＳ１をφ、スイッチＳ
２をφでスイッチングするとＣｃ、ＩＣ２）を得ること
ができる。

次に、しきい値補正回路３０２及び３０３について説明
する。この回路は、前記した方形波変換回路６及び７の
しきい値補正回路である。第２１図にその実施例を示す
、第２１図において、４゜５．６．７は第１の実施例と
全く同一のものである。第２１図に示したしきい値補正
回路３０２及び３０３は全く同一回路であり、第１９図
あるいは第２０図に示したオフセット電圧抽出回路３０
０゜３０１によりそ熟ぞれ求めたオフセット電圧α１及
びα２で初期の方形波変換回路６，７のしきい値電圧Ａ
及びＡをそれぞれ補正するものである。

ここで、α１は第１０図に示したように、加算増幅回路
４の系のオフセット電圧であり、α、は加算増幅回路５
の系のオフセット電圧を示すものである。また、Ａは上
記した廂算増幅回路４及び５の出力波形の正波用の初期
のしきい値電圧、Ａは負波用の初期のしきい値電圧をそ
れぞれ示すものである。

すなわち、本実施例は、方形波変換回路６，７の直前の
回路の出力から、演算回路Ｓ全体の蓄積オフセット電圧
をそれぞれ抽出し、この値によって、方形波変換回路６
，７の初期のしきい値電圧をそれぞれ自動補正するよう
にしたものである。

本実施例によれば、演算回路Ｓ全体のオフセツト電圧が
自動補正でき、無調整化が達成できる。

従って、安価な保護継電器が構成可能である。

〔発明の効果〕

以上述べた如く、第１の発明によれば、モノリシックＩ
Ｃ化に好適なスイッチト・キャパシタ技術を用いた保護
継電器を提供することができる。

第２の発明によれば、上記モノリシックＩＣ化による保
護継電器をいわゆる位相比較層保護継電器において実現
できる。

第３の発明によれば、上記モノリシックＩＣ化による保
護継電器をいわゆる重入力形保護継電器において実現で
きる。

第４の発明によれば、上記モノリシックＩＣ化に際して
スイッチト・キャパシタ等価抵抗を用いた場合に生じる
演算回路の蓄積オフセット電圧を抑制することができ、
正確な動作を保証しうる。

第５の発明によれば、上記モノリシックＩＣ化に際して
スイッチト・キャパシタ等価抵抗を用いた場合に生じる
ノイズによる波形歪を抑制することができ、正確な動作
をする保護継電器を提供しうるちのである。

【図面の簡単な説明】

第１図はスイッチト・キャパシタ等価抵抗の原理を示す
回路図である。 第２図は本発明の第１実施例における位相比較層保護継
電器の加算増幅回路の回路図、第３図はその各部動作波
形図、第４図は重入力形保護継電器の加算増幅回路の回
路図、第５図は°その各部動作波形図である。 第６図は本発明の第２実施例におけるオフセット補償回
路のブロック図、第７図はオフセット電圧抽出回路のＲ
Ｃアクティブ回路例を示す回路図。 第８図はスイッチト・キャパシタ化されたオフセット電
圧抽出回路の回路図である。 第９図は本発明の第３実施例におけるリップル低減回路
図、第１０図はその各部動作波形図であ机 第１１図は本発明の第４実施例における位相比較層保護
継電器のリップル低減回路のブロック図、第１２図は重
入力形保護継電器のリップル低減回路のブロック図、第
１３図は一次遅れ要素回路の回路図、第１４図はその各
部動作波形図である。 第１５図は本発明の第５実施例におけるオフセット補償
回路のブロック図、第１６図はオフセット電圧抽出回路
の回路図、第１７図はスイッチト・キャパシタ化された
オフセット抽出回路の回路図である。 第１８図は本発明の第６実施例におけるオフセット補償
回路のブロック図、第１９図はＲＣアクティブ回路によ
るオフセット電圧抽出回路の回路図、第２０図はそのス
イッチト・キャパシタ化されたオフセット電圧抽出回路
の回路図、第２１図は方形波変換回路のしきい値補正回
路の回路図である。 第２２図は従来の位相比較層保護継電器のブロック図、
第２３図はリアクタンスリレーの特性例を示す説明図、
第２４図は高調波成分除去フィルタの回路図、第２５図
は移相回路の回路図、第２６図は整定回路の回路図、第
２７図は加算増幅回路の回路図である。 第２８図は従来の重入力形保護継電器のブロック図、第
２９図は整流回路の回路図、第３０図は平滑回路の回路
図である。 １・・・高周波成分除去フィルタ、２・・・移相回路、
３・・・整定回路、４・・・加算増幅回路、５・・・加
算増幅回路、６・・・方形波変換回路、７・・・方形波
変換回路、Ｓ・・・演算回路、Ｓ、、Ｓ、・・・スイッ
チ素子、■・・・電力系統の電流、■・・・電力系統の
電圧、Ｒ・・・抵抗。 Ｃ・・・キャパシタ、ｏＰ・・・オペアンプ、１００゜
１０１・・・オフセット抽出回路、４０，５０．６０・
・・一次遅れ要素回路、２００，２０１・・・オフセッ
ト抽出回路、２０２，２０３・・・付加加算回路、３０
０．３０１・・・オフセット抽出回路、３０２゜３０３
・・・しきい値補正回路。

Claims (1)

1. 【特許請求の範囲】 １、電力系統の電圧および電流を入力とし、この電圧お
   よび電流に基づいて前記電力系統における事故発生の有
   無を検出するアナログ演算回路と、その出力信号に基づ
   いて事故発生の有無を判定するディジタル判定回路とを
   備えて前記電力系統のしや断器に対して引き外し信号を
   出力する保護継電器において、前記アナログ演算回路を
   スイッチト・キャパシタ等価抵抗を用いて構成したこと
   を特徴とする保護継電器。 ２、電力系統の電圧および電流を入力とし、この電圧お
   よび電流に基づいて前記電力系統における事故発生の有
   無を検出するスイッチト・キャパシタ等価抵抗を用いて
   構成された演算回路と、その出力信号に基づいて事故発
   生の有無を判定するディジタル判定回路とを備えて前記
   電力系統のしや断器に対して引き外し信号を出力する保
   護継電器であつて、前記演算回路は入力電圧と電流相互
   間の位相差を求めることにより電力系統の事故発生を検
   出するものであることを特徴とする保護継電器。 ３、特許請求の範囲第２項記載の保護継電器において、
   演算回路は、入力電圧および電流に含まれる高調波成分
   を除去する高調波除去フィルタ回路と、当該保護継電器
   に必要な特性位相角を得るための移相回路と、この移相
   回路出力に基づいて当該保護継電器の設置場所から電力
   系統事故発生地点までの距離を求める第１加算増幅回路
   と、前記整定回路出力に基づいてその極性量を求める第
   ２加算回路と、第１、第２の加算回路の出力を比較する
   比較回路とを備えることを特徴とする保護継電器。 ４、電力系統の電圧および電流を入力とし、この電圧お
   よび電流に基づいて前記電力系統における事故発生の有
   無を検出するスイッチト・キャパシタ等価抵抗を用いて
   構成された演算回路と、その出力信号に基づいて事故発
   生の有無を判定するディジタル判定回路とを備えて前記
   電力系統のしや断器に対して引き外し信号を出力する保
   護継電器であつて、前記演算回路は、電力系統の電圧ま
   たは電流の大きさの変化を求めることにより電力系統の
   事故発生を検出するものであることを特徴とする保護継
   電器。 ５、特許請求の範囲第４項記載の保護継電器において、
   演算回路は、入力電圧または電流に含まれる高調波成分
   を除去する高調波除去フィルタ回路と、その出力に所定
   の係数を掛け合せる整定回路と、当該保護継電器に必要
   な特性位相角を得るための移相回路と、その出力を整流
   する整流回路と、整流出力を平滑化する平滑回路と、平
   滑化出力を予め設定された基準値と比較して事故発生の
   有無を判定する比較回路とを備えたことを特徴とする保
   護継電器。 ６、電力系統の電圧および電流を入力とし、この電圧お
   よび電流に基づいて前記電力系統における事故発生の有
   無を検出するスイッチト・キャパシタ等価抵抗を用いて
   構成された演算回路と、その出力信号に基づいて事故発
   生の有無を判定するディジタル判定回路とを備えて前記
   電力系統のしや断器に対して引き外し信号を出力する保
   護継電器であつて、前記演算回路はその最終段において
   当該演算回路の蓄積オフセット電圧を補正する補正回路
   を有することを特徴とする保護継電器。 ７、特許請求の範囲第６項記載の保護継電器において、
   補正回路は、前記演算回路の最終段出力から当該演算回
   路の蓄積オフセット電圧を抽出し、この抽出値をＫ倍し
   て前記最終段の入力部にフィードバックする回路である
   ことを特徴とする保護継電器。 ８、特許請求の範囲第６項記載の保護継電器において補
   正回路は、前記演算回路の最終段出力から当該演算回路
   の蓄積オフセット電圧を抽出し、この抽出値を当該演算
   回路の最終段出力原信号から差引く回路であることを特
   徴とする保護継電器。 ９、特許請求の範囲第６項記載の保護継電器において、
   補正回路は、前記演算回路の最終段出力から当該演算回
   路の蓄積オフセット電圧を抽出し、この抽出値によつて
   前記演算回路出力を方形波に変換する回路のしきい値電
   圧を補償する回路であることを特徴とする保護継電器。 １０、電力系統の電圧および電流を入力とし、この電圧
   および電流に基づいて前記電力系統における事故発生の
   有無を検出するスイッチト・キャパシタ等価抵抗を用い
   て構成された演算回路と、その出力信号に基づいて事故
   発生の有無を判定するディジタル判定回路とを備えて前
   記電力系統のしや断器に対して引き外し信号を出力する
   保護継電器であつて、演算回路は、そのスイッチト・キ
   ャパシタ等価抵抗を所定のスイッチング周波数でスイッ
   チングさせる場合において、当該演算回路の最終段にそ
   の出力波形歪を除去する補正回路を備えていることを特
   徴とする保護継電器。 １１、特許請求の範囲第１０項記載の保護継電器におい
   て、補正回路は、前記演算回路の最終段に存在する帰還
   ループに十分小さな容量値のキャパシタを接続し、前記
   最終段のスイッチト・キャパシタ等価抵抗のスイッチン
   グ周波数を他の回路のＮ倍の周波数でスイッチングさせ
   ることにより出力波形のリップルを他の回路のスイッチ
   ング周波数に対して１／Ｎとするようにしたことを特徴
   とする保護継電器。 １２、特許請求の範囲第１０項記載の保護継電器におい
   て、補正回路は、前記演算回路の終段に保護継電器の特
   性に影響を与えない十分小さな時定数を有するスイッチ
   ト・キャパシタ等価抵抗を用いた一次遅れ要素を付加し
   、この一次遅れ要素のスイッチング周波数を他の回路の
   スイッチング周波数のＮ倍の周波数でスイッチングさせ
   ることにより出力波形のリップルを１／Ｎにするように
   したことを特徴とする保護継電器。