JPS58179119A - 保護継電器 - Google Patents
保護継電器Info
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- JPS58179119A JPS58179119A JP5815682A JP5815682A JPS58179119A JP S58179119 A JPS58179119 A JP S58179119A JP 5815682 A JP5815682 A JP 5815682A JP 5815682 A JP5815682 A JP 5815682A JP S58179119 A JPS58179119 A JP S58179119A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ形保護継器に係シ、特に、半導体集積
回路化に好適な高精度、無調整な直接位相比較形保腰継
電器に関する。
回路化に好適な高精度、無調整な直接位相比較形保腰継
電器に関する。
従来のアナログ形保篩リレーはディスクリート部品の組
合せによシ構成し、構成要素でおる加算増幅部は、尚精
度化及びリニアリイテイ確保のために調整端子を出し、
オフセラ）＆圧及び加′Ｉ＃増幅度等を調整してい友。
合せによシ構成し、構成要素でおる加算増幅部は、尚精
度化及びリニアリイテイ確保のために調整端子を出し、
オフセラ）＆圧及び加′Ｉ＃増幅度等を調整してい友。
この之め、調整用素子イ（固定抵抗及び可変抵抗）が付
加されると共に調整作業が必要となり、回路規模が大き
くなると共にコスト高となる欠点がめった。
加されると共に調整作業が必要となり、回路規模が大き
くなると共にコスト高となる欠点がめった。
この上うな保饅リレーをカスタムＩＣ化する場合、従来
と同様にオフセット電圧、加算増幅度を調整するのでは
カスタムＩＣ化のメリット（低コスト化、小型化、高信
頼度化）が出せないと共に、汎用化構成を考えた場合内
蔵回路が多くなりビンネックになる等の問題がめった。
と同様にオフセット電圧、加算増幅度を調整するのでは
カスタムＩＣ化のメリット（低コスト化、小型化、高信
頼度化）が出せないと共に、汎用化構成を考えた場合内
蔵回路が多くなりビンネックになる等の問題がめった。
また、加算・増幅器の構成要素である演算増幅器として
はオフセット電圧を補償した差動チョッパ形演算増幅６
等集開発されているが、回路構成が複雑になると共に大
型化し、保饅リレーの半導体集積回路化素としては不適
蟲でめった。
はオフセット電圧を補償した差動チョッパ形演算増幅６
等集開発されているが、回路構成が複雑になると共に大
型化し、保饅リレーの半導体集積回路化素としては不適
蟲でめった。
本発明の目的に、オフセット電圧無調整で高精度なカス
タムＩＣ化に好適な保瞳継１器を提供することにめる。
タムＩＣ化に好適な保瞳継１器を提供することにめる。
本発明は、ＩＣ（演算増幅器）製作説差により発生する
オフセット電圧及びドリフトを自動的に補償し、この補
償波形にマツチングしたデジタル（位相）判定を行なう
ことによってオフセット電圧無ｙ４整で高梢になカスタ
ムＩＣ化を図ろうとい９ものである。さらに本発明の要
旨を詳細に説明すると次の如くである。すなわち、本発
明に、保睦リレーの半導体乗積回路化を考這すると共に
、直接位相比較形保護リレーは積分要素（メモリ貴素）
を持っていない点に着目し、 （１）構成要素の１つである加算・増幅器をスイッチト
キャパシタ方式によ多構成し、オフセット電圧及びドリ
フトを完全に補償すると共に、コンデンサ比で加算及び
増幅度を決定するようにして、牛導体果槓回路化時に高
梢匿化が達成でき、無調整化が達成できるようにし九。
オフセット電圧及びドリフトを自動的に補償し、この補
償波形にマツチングしたデジタル（位相）判定を行なう
ことによってオフセット電圧無ｙ４整で高梢になカスタ
ムＩＣ化を図ろうとい９ものである。さらに本発明の要
旨を詳細に説明すると次の如くである。すなわち、本発
明に、保睦リレーの半導体乗積回路化を考這すると共に
、直接位相比較形保護リレーは積分要素（メモリ貴素）
を持っていない点に着目し、 （１）構成要素の１つである加算・増幅器をスイッチト
キャパシタ方式によ多構成し、オフセット電圧及びドリ
フトを完全に補償すると共に、コンデンサ比で加算及び
増幅度を決定するようにして、牛導体果槓回路化時に高
梢匿化が達成でき、無調整化が達成できるようにし九。
（２）また、構成要素のもう１つの要素である位相判定
回路を上記（１）の加算・増＠器の出力□（パルス状の
出力波形）にマツチングしたディジタル位相判定回路構
成を提案し、回路の構成をシフプルにすると共に、半導
体集積化特高集積化がしやすい回路構成にした。
回路を上記（１）の加算・増＠器の出力□（パルス状の
出力波形）にマツチングしたディジタル位相判定回路構
成を提案し、回路の構成をシフプルにすると共に、半導
体集積化特高集積化がしやすい回路構成にした。
点に特徴を有している。
以下、本発明の実施例について！！５！明する。
第１図には、本発明の一実施例が示されている。
図において、１は入力補助電圧・電流変成器、２は高調
波除去用入力フィルタ、３は各保障リレーに必要な特性
角を得るための基本移相回路、４はリアクタンスリレ一
部を示す。５も４と全く同様のリレー要素であシ、シス
テム的には第１図に示したように、保膜リレー要素が複
数共通基本移相回路３に接続されるものである。
波除去用入力フィルタ、３は各保障リレーに必要な特性
角を得るための基本移相回路、４はリアクタンスリレ一
部を示す。５も４と全く同様のリレー要素であシ、シス
テム的には第１図に示したように、保膜リレー要素が複
数共通基本移相回路３に接続されるものである。
次に、リアクタンスリレー４のそれぞれの構成要素につ
いて述べる。第１図の４内の４１は整定回Ｍ、４２は加
算・増幅回路（リアクタンスリレーでは（工ｉ−ψ）を
求める）、４：１１；を増幅回路（リアクタンスリレー
ではｉ乏）、４４及び４５は方形波変換回路、４６は判
定回路（リアクタンスリレーでは＜ ”ｒ 乞−’ｖ
＞とｉ久の重り角が９０゜以上かどりかの判定）を示す
。第２図には、公仰のりアクタンスリレーの特性例を示
す。
いて述べる。第１図の４内の４１は整定回Ｍ、４２は加
算・増幅回路（リアクタンスリレーでは（工ｉ−ψ）を
求める）、４：１１；を増幅回路（リアクタンスリレー
ではｉ乏）、４４及び４５は方形波変換回路、４６は判
定回路（リアクタンスリレーでは＜ ”ｒ 乞−’ｖ
＞とｉ久の重り角が９０゜以上かどりかの判定）を示す
。第２図には、公仰のりアクタンスリレーの特性例を示
す。
第３図は、従来技術でも述べたように、従来、オフセッ
ト電圧、増幅度等を調整していた加算・増幅回路に対す
る本発明の回路構成を示す。第３図（Ａ）は全体回路、
第３図■は入力電圧、オフセット電圧充電モード（出力
はオフセット電圧値）、第３図８は演算・出力モード（
出力は加算・増幅結果を出力）を示す。次に、これらの
回路の動作につき説明する。第３図（４）においてＳ％
〜Ｓ、はアナログスイッチ、Ｃ１ム、Ｃｐｍ及びＣ１は
コンデンサ、ＯＰは演算増幅器、Ｖ ＯＦＦは該演算増
Ｓ器のオフセット電圧を想定し九定電圧、ｖｆｆｌ及び
Ｖｔｆは入力電圧、ｖｏは出力電圧を示す、第３図０３
）ｆｌ第３図（４）のアナログスイッチＬ ＊ ｇｓ
＊Ｓ、及びＳ、をＯＮし、入力電圧（ｖ！１及びＶｔ＊
）を各コンデンサＣ１ム、Ｃ１１に充電すると共に、
オフセット電圧Ｖ ＯＦＦをＣ１に充電するモード（回
路構成）を示すものである。この時の各コンデンサＣ１
ムｌ ｃ、 ｌ ＋ ｃ、 の各端子の電荷量は次の
ようになる。
ト電圧、増幅度等を調整していた加算・増幅回路に対す
る本発明の回路構成を示す。第３図（Ａ）は全体回路、
第３図■は入力電圧、オフセット電圧充電モード（出力
はオフセット電圧値）、第３図８は演算・出力モード（
出力は加算・増幅結果を出力）を示す。次に、これらの
回路の動作につき説明する。第３図（４）においてＳ％
〜Ｓ、はアナログスイッチ、Ｃ１ム、Ｃｐｍ及びＣ１は
コンデンサ、ＯＰは演算増幅器、Ｖ ＯＦＦは該演算増
Ｓ器のオフセット電圧を想定し九定電圧、ｖｆｆｌ及び
Ｖｔｆは入力電圧、ｖｏは出力電圧を示す、第３図０３
）ｆｌ第３図（４）のアナログスイッチＬ ＊ ｇｓ
＊Ｓ、及びＳ、をＯＮし、入力電圧（ｖ！１及びＶｔ＊
）を各コンデンサＣ１ム、Ｃ１１に充電すると共に、
オフセット電圧Ｖ ＯＦＦをＣ１に充電するモード（回
路構成）を示すものである。この時の各コンデンサＣ１
ムｌ ｃ、 ｌ ＋ ｃ、 の各端子の電荷量は次の
ようになる。
Ｃｌム端子の電荷量ＱｃｔＡ＝ Ｃ１ａ （ＶＩ＋ −
Ｖｏｙｙ） ・”（１）Ｃ１端子の電荷量Ｑ ｃ、 ｍ
＝ Ｃ，ｍ （Ｖｔ＊ −Ｖｏｔｅ ） ・べ乃Ｃ３
端子の電荷量Ｑｃ、＝−Ｃ，・Ｖｏｙｖ ”−・（３
）次に、第３図０は第３図（４）のアナログスイッチＳ
ｔ −Ｓａ及び８．をＯＮＬ九状態を示す。この安定し
た状態での各コンデンサＣ１ム、 Ｃ１ｍ 、 Ｃｌの
各端子の電荷量は次のようになる。
Ｖｏｙｙ） ・”（１）Ｃ１端子の電荷量Ｑ ｃ、 ｍ
＝ Ｃ，ｍ （Ｖｔ＊ −Ｖｏｔｅ ） ・べ乃Ｃ３
端子の電荷量Ｑｃ、＝−Ｃ，・Ｖｏｙｖ ”−・（３
）次に、第３図０は第３図（４）のアナログスイッチＳ
ｔ −Ｓａ及び８．をＯＮＬ九状態を示す。この安定し
た状態での各コンデンサＣ１ム、 Ｃ１ｍ 、 Ｃｌの
各端子の電荷量は次のようになる。
Ｃ，ム端子の電荷量Ｑ’ｃ１ム＝−Ｃ１ム・Ｖ ｏｙｙ
・・・・・・（４）Ｃ，Ｉ端子の電荷量Ｑ’ｃｔｍ＝
Ｃ（ｍ−Ｖｏｙｒ・・・”・（５）”ｔ ”１１１１
１子ノＩ！−ＪＦＪｌｌｌｉＱ”ａ ＊ ＝Ｃｔ（Ｖ＠
ＶＯＦＦ） ”（６）上記（１）式〜（６）式を用
いて各コンデンサ端子の電荷量の変動量ΔＱを求めると
次のようになる。
・・・・・・（４）Ｃ，Ｉ端子の電荷量Ｑ’ｃｔｍ＝
Ｃ（ｍ−Ｖｏｙｒ・・・”・（５）”ｔ ”１１１１
１子ノＩ！−ＪＦＪｌｌｌｉＱ”ａ ＊ ＝Ｃｔ（Ｖ＠
ＶＯＦＦ） ”（６）上記（１）式〜（６）式を用
いて各コンデンサ端子の電荷量の変動量ΔＱを求めると
次のようになる。
ΔＱｃｔム＝Ｑｃｔａ Ｑ’ｃｔａ＝Ｃｔｎ・Ｖｙ、
・−”−（７）ΔＱｃｔｓ＝Ｑｃ＋ｍ Ｑ’ｃｔ
ｍ＝Ｃ＋鯵・Ｖｚ、 ＝−−−−＝−（８）ｌＱｃ
ｚ＝Ｑｃｔ Ｑ’ｃｔ＝Ｃｔ・Ｖｏ ”・”
・（９）すなわち、上記（７）（８）（９）式より出方
電圧Ｖ、とじて次式を得ることができる。
・−”−（７）ΔＱｃｔｓ＝Ｑｃ＋ｍ Ｑ’ｃｔ
ｍ＝Ｃ＋鯵・Ｖｚ、 ＝−−−−＝−（８）ｌＱｃ
ｚ＝Ｑｃｔ Ｑ’ｃｔ＝Ｃｔ・Ｖｏ ”・”
・（９）すなわち、上記（７）（８）（９）式より出方
電圧Ｖ、とじて次式を得ることができる。
上記（１０）式よシ、入力電圧Ｖ！、及びＶｌ、は加算
されると共に、その増幅度はＣ，ム及びＣ１論とＣ８の
比で弐わされる。そして、ｖＯννなるオフセット電圧
がおるにもかかわらず、第３図０のモードではこのオフ
セット電圧Ｖ ＯＦＦが完全に補償されている。第４図
には第３図において、ｖｌ、＝！＝が示されている。
されると共に、その増幅度はＣ，ム及びＣ１論とＣ８の
比で弐わされる。そして、ｖＯννなるオフセット電圧
がおるにもかかわらず、第３図０のモードではこのオフ
セット電圧Ｖ ＯＦＦが完全に補償されている。第４図
には第３図において、ｖｌ、＝！＝が示されている。
図において囚は入力（８和ωｔ）及び出力（■σ）ｆノ
波形、（８は”１″レベルに第３図のアナログスイッチ
８ｔ ＝ ８４− Ｓｓ をＯＮする（＃！３図口に示
されるモード作成）タイミングパルス（１）、（Ｑは”
１＃レベル時にアナログスイッチ５Ｉｔ８１ｅＳ、 、
Ｓ、をＯＮする（第３図（６）に示されるモード作成
）タイミングパルス＠）ｔ−それぞれ示す。すなわち、
上記したタイミングパルスφがルベル時には、出力電圧
として上記した（１０）式の値を出カレ、タイミングパ
ルスφが１１”レベル（φが”Ｏ”レベル）時には、オ
フセット電圧ｖｏＦνを出力しているものである。
波形、（８は”１″レベルに第３図のアナログスイッチ
８ｔ ＝ ８４− Ｓｓ をＯＮする（＃！３図口に示
されるモード作成）タイミングパルス（１）、（Ｑは”
１＃レベル時にアナログスイッチ５Ｉｔ８１ｅＳ、 、
Ｓ、をＯＮする（第３図（６）に示されるモード作成
）タイミングパルス＠）ｔ−それぞれ示す。すなわち、
上記したタイミングパルスφがルベル時には、出力電圧
として上記した（１０）式の値を出カレ、タイミングパ
ルスφが１１”レベル（φが”Ｏ”レベル）時には、オ
フセット電圧ｖｏＦνを出力しているものである。
次に、以上述べたような出力波形に対する位相判定手法
について述べる。
について述べる。
第５図は直接位相比較形保障リレーの位相判定回路のブ
ロック構成を示す０図において４４及び４５は、第１図
の４４及び４５と同一のものでおシ方形波変換回Ｎ（コ
ンパレータ）である。
ロック構成を示す０図において４４及び４５は、第１図
の４４及び４５と同一のものでおシ方形波変換回Ｎ（コ
ンパレータ）である。
また、４６及び４７はＡＮＤゲート、４８゜４９及び５
３はカウンタ、５０はＮＯＲゲート、５１及び５２はＲ
−８７リツプフロツプ、５４はＯＲゲート、５５はＡＮ
Ｄゲートを示す。
３はカウンタ、５０はＮＯＲゲート、５１及び５２はＲ
−８７リツプフロツプ、５４はＯＲゲート、５５はＡＮ
Ｄゲートを示す。
本判定回路についてもリアクタンスリレーを例に説明を
加える。す卆わち、第５図の４４には第２図に示したベ
クトル量（ＩＺ−Ｖ）が入力し、４５には（ＩＺ）が入
力されることを例に話を進める。また、入力波形は第４
図の（４）を（ＩＺ−Ｖ）あるいは（ＩＺ）として以下
説明する。
加える。す卆わち、第５図の４４には第２図に示したベ
クトル量（ＩＺ−Ｖ）が入力し、４５には（ＩＺ）が入
力されることを例に話を進める。また、入力波形は第４
図の（４）を（ＩＺ−Ｖ）あるいは（ＩＺ）として以下
説明する。
まず、第５図の４４及び４５の方形波変換回路のスレッ
シュホールド電圧が第４図囚の８のごときについて述べ
る。入力波形（（ＩＺ−ｖ）或は（ＩＺ）に対スるスレ
ッシュホールド電圧が第４図（４）の麿のときの方形波
変換回路４４及び４５の出力を第６図囚に示す。ここで
、（ＩＺ−Ｖ）と（ＩＺ）を第４図囚の波形とするとＡ
ＮＤＮＯゲートの出力も第６図囚に示すごとくなる。こ
の信号をカラ／り４８のクロック入力端子に入力する。
シュホールド電圧が第４図囚の８のごときについて述べ
る。入力波形（（ＩＺ−ｖ）或は（ＩＺ）に対スるスレ
ッシュホールド電圧が第４図（４）の麿のときの方形波
変換回路４４及び４５の出力を第６図囚に示す。ここで
、（ＩＺ−Ｖ）と（ＩＺ）を第４図囚の波形とするとＡ
ＮＤＮＯゲートの出力も第６図囚に示すごとくなる。こ
の信号をカラ／り４８のクロック入力端子に入力する。
すなわち、この出力信号をカウンタ４８のクロックとし
て使用する。方形波変換回路４４或は４５のスレッシュ
ホールド電圧を第４図囚のｂとすると、その時の出力波
形は第６図（２）に示すごとくなる。
て使用する。方形波変換回路４４或は４５のスレッシュ
ホールド電圧を第４図囚のｂとすると、その時の出力波
形は第６図（２）に示すごとくなる。
７第４図及び第６図の１クロツク周期（Ｔ）を本実施例
では説明全簡単にするために２０度の例で述べているが
、リアクタンスリレーでは第２図に示したように、１ｒ
ｚ−Ｖ）と（ＩＺ）の゛重なシ角が９０°以上かどうか
を判定する庵のでＴｏシ、精度的には不十分である（こ
れは後述するようにクロック周波数を高くすることによ
って解決できるところのものでめる。）と共に説明が複
雑になるので、ここでは、５クロツク計数したなら９０
” の電なシ角が発生した（リレーが動作）として以下
説８Ａを加える。
では説明全簡単にするために２０度の例で述べているが
、リアクタンスリレーでは第２図に示したように、１ｒ
ｚ−Ｖ）と（ＩＺ）の゛重なシ角が９０°以上かどうか
を判定する庵のでＴｏシ、精度的には不十分である（こ
れは後述するようにクロック周波数を高くすることによ
って解決できるところのものでめる。）と共に説明が複
雑になるので、ここでは、５クロツク計数したなら９０
” の電なシ角が発生した（リレーが動作）として以下
説８Ａを加える。
まず、第６図囚の出力波形に対して説明を加える。＠６
図囚の波形が第５図のカウンタ４Ｂのクロック端子に入
力される。そのときのカウンタ出力が第６図０に示され
ている。すなわち、３クロツクしか入力しないのでカウ
ンタ４８の出力は常にＯでらる。従って、第６図（ハ）
、［Ｆ］）に示す如くフリップフロップ５１及びＯＲゲ
ート５４の出力も常に０（リレー不動作）である。これ
は、３クロツク、すなわち（Ｉ Ｚ −４）と（１ｚ）
の重なシである。
図囚の波形が第５図のカウンタ４Ｂのクロック端子に入
力される。そのときのカウンタ出力が第６図０に示され
ている。すなわち、３クロツクしか入力しないのでカウ
ンタ４８の出力は常にＯでらる。従って、第６図（ハ）
、［Ｆ］）に示す如くフリップフロップ５１及びＯＲゲ
ート５４の出力も常に０（リレー不動作）である。これ
は、３クロツク、すなわち（Ｉ Ｚ −４）と（１ｚ）
の重なシである。
次に、第６図６）の波形が第５図のカラ／り４８のクロ
ック熾子に入力された場合について述べる。
ック熾子に入力された場合について述べる。
このカウンタ４８は上記したように５進カウ／りと仮定
しているので、その出力扛、第６図■のごとくなる。従
って、７リツグフロツプ５１及び５４の出力は第６図ｔ
ａ、１１のごとくなり、リレー出力が発せられたことに
なる。
しているので、その出力扛、第６図■のごとくなる。従
って、７リツグフロツプ５１及び５４の出力は第６図ｔ
ａ、１１のごとくなり、リレー出力が発せられたことに
なる。
以上の説ａＡは、第５図からもわかるように、（ＩＺ−
Ｖ）及び（ＩＺ）がプラス（＋）波形の判定手法につい
て述べたがマイナス（−）波形に対しては、＾ＮＤゲー
ト４７、カラ／り４９、フリップフロップ５２を用いて
上記と全く同様の処理を繰返し実行するものである。ま
た、カラ／り５３は、フリップフロップ５１及び５２の
１ノセツト制御用カウンタ（連続化制御カラ／り）であ
シ、第６図の囚、＠のα領域の時間を計測するものであ
る。リアクタンスリレーの場合には、α領域（クロック
パルスが発生していない時間）が９０度以上の場合には
フリップフロップ５１．５２’にリセット指令を発する
ものである。
Ｖ）及び（ＩＺ）がプラス（＋）波形の判定手法につい
て述べたがマイナス（−）波形に対しては、＾ＮＤゲー
ト４７、カラ／り４９、フリップフロップ５２を用いて
上記と全く同様の処理を繰返し実行するものである。ま
た、カラ／り５３は、フリップフロップ５１及び５２の
１ノセツト制御用カウンタ（連続化制御カラ／り）であ
シ、第６図の囚、＠のα領域の時間を計測するものであ
る。リアクタンスリレーの場合には、α領域（クロック
パルスが発生していない時間）が９０度以上の場合には
フリップフロップ５１．５２’にリセット指令を発する
ものである。
また、ＯＲゲート５４は、入力信号正弦波の片波でも条
件が成立すれば出力を発するようにし九ものであり、Ａ
ＮＤゲート５５は入力信号（正弦波）の両波とも条件が
成立したときにリレー出力を発するよりにするために設
けたものである。
件が成立すれば出力を発するようにし九ものであり、Ａ
ＮＤゲート５５は入力信号（正弦波）の両波とも条件が
成立したときにリレー出力を発するよりにするために設
けたものである。
次に、もう一つの実施例について第７図及び第８図を用
いて述べる。第７図は第５図とほとんど同一のもので、
相違点は、該ＡＮＤゲート４６及び４７の出力をカウン
タ４８，４９のクロック端子に入力するのではなく、カ
ウンタの制御信号として利用し、カラ／り４８，４９の
クロックは第７図に示すように信号線入を介して、与え
るようにする。すなわち前記の実施例は、カラ／りの歩
道制御を該ＡＮＤゲート４６．４７の出力により行うの
に対し、本実施例は、該ＡＮＤゲート４６゜４７の出力
はカウンタの制御信号として利用し、歩進制御は、第７
図の基本タイミング発生回路聞から与え制御するもので
ある。
いて述べる。第７図は第５図とほとんど同一のもので、
相違点は、該ＡＮＤゲート４６及び４７の出力をカウン
タ４８，４９のクロック端子に入力するのではなく、カ
ウンタの制御信号として利用し、カラ／り４８，４９の
クロックは第７図に示すように信号線入を介して、与え
るようにする。すなわち前記の実施例は、カラ／りの歩
道制御を該ＡＮＤゲート４６．４７の出力により行うの
に対し、本実施例は、該ＡＮＤゲート４６゜４７の出力
はカウンタの制御信号として利用し、歩進制御は、第７
図の基本タイミング発生回路聞から与え制御するもので
ある。
第８図囚、（２）は第６図囚、（６）の波形と同一のも
のである。すなわち、この信号をカウンタ４８゜４９の
制御信号ｃ″１１ルベル時カラ／り歩進を行う）として
利用する。第８図口は基本タイミングであり、第７図の
信号ｌｓＢに相当する。第８図０は第８図（４）、（Ｂ
）の信号と、該第８図囚、（Ｂ）の周期と同一周期で出
力される第８図口に示す如きクロック信号とのＡＮＤ出
力波形ａ（第７図のＡＮＤゲート５７の出力）が示され
ている。第８図口は前記と同様、カウンタ４８及び４９
１−５進カウンタとし、制御信号が第８図（４）のとき
のカウンタ４８の出力を示す。第８図■は制御信号が第
８図（２）のときのカウンタ４８の出力を示す、前記の
実施例と同様の判定ができることがわかるであろう。以
上述べたごとく、位相判定入力が従来と異なシ、連続波
形でなくノ（ルス状の波形でも従来と同様に位相判定が
できることがわかるであろう。
のである。すなわち、この信号をカウンタ４８゜４９の
制御信号ｃ″１１ルベル時カラ／り歩進を行う）として
利用する。第８図口は基本タイミングであり、第７図の
信号ｌｓＢに相当する。第８図０は第８図（４）、（Ｂ
）の信号と、該第８図囚、（Ｂ）の周期と同一周期で出
力される第８図口に示す如きクロック信号とのＡＮＤ出
力波形ａ（第７図のＡＮＤゲート５７の出力）が示され
ている。第８図口は前記と同様、カウンタ４８及び４９
１−５進カウンタとし、制御信号が第８図（４）のとき
のカウンタ４８の出力を示す。第８図■は制御信号が第
８図（２）のときのカウンタ４８の出力を示す、前記の
実施例と同様の判定ができることがわかるであろう。以
上述べたごとく、位相判定入力が従来と異なシ、連続波
形でなくノ（ルス状の波形でも従来と同様に位相判定が
できることがわかるであろう。
この位相判定の精度に関しては、前記の実施例では、第
４図に示したアナログスイッチの制御信号φ及びｊの周
波数を高くすること、後記の実施例では、第８図（Ｑに
示されるカラ／り歩進用基本タイミングパルスの周波数
を高く（時間間隔を小さく）することによって容易に達
成できるもので６る。
４図に示したアナログスイッチの制御信号φ及びｊの周
波数を高くすること、後記の実施例では、第８図（Ｑに
示されるカラ／り歩進用基本タイミングパルスの周波数
を高く（時間間隔を小さく）することによって容易に達
成できるもので６る。
以上述べたように、オフセット電圧及びドリフトを完全
に補償できる第３図の回路構成と該回路構成（出力）に
マツチングした第５図あるいは第７図の位相判定回路（
ディジタル判定）とすることによって、高ｎ度な保１ｊ
ＩＪリレー達成できることがわかるでろろう。
に補償できる第３図の回路構成と該回路構成（出力）に
マツチングした第５図あるいは第７図の位相判定回路（
ディジタル判定）とすることによって、高ｎ度な保１ｊ
ＩＪリレー達成できることがわかるでろろう。
また、本発明は半導体集積回路化に適するものである。
なぜなら、第３図に示した加算増幅回路は前記したよう
に、オフセット電圧及びドリフトは完全に補償できるこ
とはもちろん、加算及び増幅をコ／デンサ比によって達
成している。半導体集積化する場合、コンデ／すは抵抗
に比べて１桁以上高精度に作ることができる。また、第
５図あるいに第７図は処理をディジタル化していると共
にシンプルな構成の九め高集積化が可能となる。
に、オフセット電圧及びドリフトは完全に補償できるこ
とはもちろん、加算及び増幅をコ／デンサ比によって達
成している。半導体集積化する場合、コンデ／すは抵抗
に比べて１桁以上高精度に作ることができる。また、第
５図あるいに第７図は処理をディジタル化していると共
にシンプルな構成の九め高集積化が可能となる。
以上説明したように、本発明によれば、オフセット電圧
無調整で高精度にカスタムＩＣ化を行なうことができる
。
無調整で高精度にカスタムＩＣ化を行なうことができる
。
第１図は公知のリアクタンスリレーのブロック図、第２
図はリアクタンスリレーの特性例、第３図は本発明の加
算・増幅部の回路構成、第４図は第３図の回路動作説明
のためのタイムチャート、第５図は本発明の位相判定回
路のブロック図、第６図は第５図の動作説明用タイムチ
ャート、第７図は本発明応用実施例の位相判定回路ブロ
ック図、第８図は第７図の動作説明用タイムチャートで
め１・・・入力補幼亀圧・電流変成器、２・・・高調波
除去用入力フィルタ、３・・・基本移相回路、４．５・
・・す千 １ 図 ￥７２ 口 ？θ０
図はリアクタンスリレーの特性例、第３図は本発明の加
算・増幅部の回路構成、第４図は第３図の回路動作説明
のためのタイムチャート、第５図は本発明の位相判定回
路のブロック図、第６図は第５図の動作説明用タイムチ
ャート、第７図は本発明応用実施例の位相判定回路ブロ
ック図、第８図は第７図の動作説明用タイムチャートで
め１・・・入力補幼亀圧・電流変成器、２・・・高調波
除去用入力フィルタ、３・・・基本移相回路、４．５・
・・す千 １ 図 ￥７２ 口 ？θ０
Claims (1)
- １、整定回路と、加算増幅回路と、比較回路と、位相判
定回路とによって構成される保護継電器において、上記
加算増幅回路を演算増幅器と、コンデンサと、アナログ
スイッチによって構成し、入力電圧及びオフセツＨＩＥ
圧を充電する第１の回路モードと、充電した入力電圧及
びオフセット電圧を用いてコンデンサ比によって加算及
び増＠を行う第２の回路モードを作るための切替スイッ
チをｉえると共に、第２の回路モードの出力を上記比較
回路を介してディジタル位相判定すること１特徴とする
保護継電器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815682A JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815682A JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179119A true JPS58179119A (ja) | 1983-10-20 |
| JPH0158735B2 JPH0158735B2 (ja) | 1989-12-13 |
Family
ID=13076125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5815682A Granted JPS58179119A (ja) | 1982-04-09 | 1982-04-09 | 保護継電器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179119A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194513A (ja) * | 1984-10-16 | 1986-05-13 | 株式会社日立製作所 | 保護継電器 |
| JPS6277013A (ja) * | 1985-09-26 | 1987-04-09 | 株式会社日立製作所 | 保護継電器 |
| JPS62131720A (ja) * | 1985-12-02 | 1987-06-15 | 株式会社日立製作所 | 保護継電器 |
| JPS6481616A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Input circuit for digital operation and processing device |
| US8822752B2 (en) | 2008-06-30 | 2014-09-02 | Diao Paper Corporation | Disposable diaper |
-
1982
- 1982-04-09 JP JP5815682A patent/JPS58179119A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194513A (ja) * | 1984-10-16 | 1986-05-13 | 株式会社日立製作所 | 保護継電器 |
| JPS6277013A (ja) * | 1985-09-26 | 1987-04-09 | 株式会社日立製作所 | 保護継電器 |
| JPS62131720A (ja) * | 1985-12-02 | 1987-06-15 | 株式会社日立製作所 | 保護継電器 |
| JPS6481616A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Input circuit for digital operation and processing device |
| US8822752B2 (en) | 2008-06-30 | 2014-09-02 | Diao Paper Corporation | Disposable diaper |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158735B2 (ja) | 1989-12-13 |
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