JPH0821052B2 - 加算器 - Google Patents
加算器Info
- Publication number
- JPH0821052B2 JPH0821052B2 JP17619187A JP17619187A JPH0821052B2 JP H0821052 B2 JPH0821052 B2 JP H0821052B2 JP 17619187 A JP17619187 A JP 17619187A JP 17619187 A JP17619187 A JP 17619187A JP H0821052 B2 JPH0821052 B2 JP H0821052B2
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- JP
- Japan
- Prior art keywords
- level
- voltage
- adder
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロ・プロセッサやディジタル信号処
理プロセッサにおける乗算器や算術倫理演算器における
全加算器や半加算器を構成する加算器に関するものであ
る。
理プロセッサにおける乗算器や算術倫理演算器における
全加算器や半加算器を構成する加算器に関するものであ
る。
従来の技術 従来の加算器としては、例えばECL（Emittch Coupled
Logic）による構成がある。
Logic）による構成がある。
第２図に３入力２出力の全加算器のECLによる実現例
を示す。１〜４は抵抗、５〜24はトランジスタ、25〜28
は定電流源であり、全加算器の桁上げ出力信号Co32及び
和出力信号S33は入力をA30，B29及び桁上げ入力をCi31
とすれば論理式によって、Co＝Ci・（ＡＢ）＋Ａ・Ｂ
及びＳ＝Ci（Ｂ）として表される（・は論理積，＋
は論理和，は排他論理和を示している）。第２図の回
路構成では、この論理式を満足するようにECLが組み合
わされて出力Co32とS33を得ている。第２図においてこ
の全加算器を配列して乗算器を構成する場合、入力A30
は和入力、入力B29は部分積入力として用いる。
を示す。１〜４は抵抗、５〜24はトランジスタ、25〜28
は定電流源であり、全加算器の桁上げ出力信号Co32及び
和出力信号S33は入力をA30，B29及び桁上げ入力をCi31
とすれば論理式によって、Co＝Ci・（ＡＢ）＋Ａ・Ｂ
及びＳ＝Ci（Ｂ）として表される（・は論理積，＋
は論理和，は排他論理和を示している）。第２図の回
路構成では、この論理式を満足するようにECLが組み合
わされて出力Co32とS33を得ている。第２図においてこ
の全加算器を配列して乗算器を構成する場合、入力A30
は和入力、入力B29は部分積入力として用いる。
発明が解決しようとする問題点 しかしながら上記のような構成では、マイクロ・プロ
セッサや、ディジタル信号プロセッサにおいて全加算器
セルや半加算器セルを配列することにより、乗算器や算
術論理演算器を構成する場合、多くの素子を必要とし、
チップ上に構成する場合大きな面積を占めてしまう。
セッサや、ディジタル信号プロセッサにおいて全加算器
セルや半加算器セルを配列することにより、乗算器や算
術論理演算器を構成する場合、多くの素子を必要とし、
チップ上に構成する場合大きな面積を占めてしまう。
第２図の構成では、構成トランジスタは９組のトラン
ジスタ対２出力バッファとして２個のトランジスタ、４
個の電流源用のトランジスタであり、合計24個のトラン
ジスタを必要としている。入力のを基準電圧とすると
出力のは不必要となり、抵抗２、抵抗３及びトランジ
スタ23及び電流源27は不必要となり、必要なトランジス
タ数は22個となる。以上のように論理式を直接に論理回
路の構成で実現しているので素子数は多くなる。
ジスタ対２出力バッファとして２個のトランジスタ、４
個の電流源用のトランジスタであり、合計24個のトラン
ジスタを必要としている。入力のを基準電圧とすると
出力のは不必要となり、抵抗２、抵抗３及びトランジ
スタ23及び電流源27は不必要となり、必要なトランジス
タ数は22個となる。以上のように論理式を直接に論理回
路の構成で実現しているので素子数は多くなる。
本発明はかかる点に鑑み、素子数の少ない加算器を提
供することを目的とする。
供することを目的とする。
問題点を解決するための手段 本発明は、電流源の開閉を２値信号として入出力し、
複数の電源入力を加算し電圧信号に変換し該電圧信号を
第１の基準電圧と比較し桁上げ出力信号を発生し、該電
圧信号を前記桁上げ出力信号によりレベルシフトした電
圧信号を第２の基準電圧と比較し和出力信号を発生する
構成としたものである。
複数の電源入力を加算し電圧信号に変換し該電圧信号を
第１の基準電圧と比較し桁上げ出力信号を発生し、該電
圧信号を前記桁上げ出力信号によりレベルシフトした電
圧信号を第２の基準電圧と比較し和出力信号を発生する
構成としたものである。
作用 本発明は前記した構成により、加算器において複数の
電流入力を加算し電圧信号に変換する回路及び、２個の
比較器、１個のレベルシフタを必要とし、これを実現す
る素子数はECLを組み合わせて、論理式を直接実現する
場合に比べ、大幅に少なくなる。
電流入力を加算し電圧信号に変換する回路及び、２個の
比較器、１個のレベルシフタを必要とし、これを実現す
る素子数はECLを組み合わせて、論理式を直接実現する
場合に比べ、大幅に少なくなる。
実施例 本発明の一実施例として全加算器のフローチャートを
第１図に示す。以下第１図に従って、本加算器の動作を
説明する。
第１図に示す。以下第１図に従って、本加算器の動作を
説明する。
１）３個の入力信号（乗算器を構成する場合は、部分
積、桁上げ、和の３入力）が電流源がON或いはOFFの２
値の形で入力する（ステップ１）。今ONを1,OFFを０と
して扱う。
積、桁上げ、和の３入力）が電流源がON或いはOFFの２
値の形で入力する（ステップ１）。今ONを1,OFFを０と
して扱う。
２）３個の２値入力電流信号を抵抗に並列に接続するこ
とにより、４値の電圧信号とする（ステップ２）。４個
の電圧レベルは、入力のONしている電流源の数に従い、
加算結果が電圧レベルとして順にレベル0,レベル1,レベ
ル2,レベル３で表現されている。これらに対応して２進
表現では00,01,10,11であり、これに応じて桁上げと和
の信号を電流源のON,OFFで出力すればよい。
とにより、４値の電圧信号とする（ステップ２）。４個
の電圧レベルは、入力のONしている電流源の数に従い、
加算結果が電圧レベルとして順にレベル0,レベル1,レベ
ル2,レベル３で表現されている。これらに対応して２進
表現では00,01,10,11であり、これに応じて桁上げと和
の信号を電流源のON,OFFで出力すればよい。
３）レベル０とレベル１の組とレンル２とレベル３の組
の判別は、レベル１とレベル２の間の電圧に相当する電
圧を参照電圧として比較することで行なわれる。（ステ
ップ３）。
の判別は、レベル１とレベル２の間の電圧に相当する電
圧を参照電圧として比較することで行なわれる。（ステ
ップ３）。
４）レベル０とレベル１に判別された場合、桁上げは
“0",レベル２とレベル３に判別された場合は桁上げは
“1"であり、これらに応じて電流源をOFF（“0"）,ON
（“1"）して桁上げ信号を出力する（ステップ4,ステッ
プ６）。
“0",レベル２とレベル３に判別された場合は桁上げは
“1"であり、これらに応じて電流源をOFF（“0"）,ON
（“1"）して桁上げ信号を出力する（ステップ4,ステッ
プ６）。
５）桁上げに応じて４値の電圧レベルをシフトしレベル
０とレベル１の判別及び、レベル２とレベル３の判別を
同一の参照電圧によって行なう（ステップ5,ステップ7,
ステップ８）。
０とレベル１の判別及び、レベル２とレベル３の判別を
同一の参照電圧によって行なう（ステップ5,ステップ7,
ステップ８）。
６）５）の判別に従い、レベル０とレベル２のとき電流
源をOFF（“0"），レベル１とレベル３のとき電流源をO
N（“1"）して和の信号を出力する。（ステップ9,ステ
ップ10）。
源をOFF（“0"），レベル１とレベル３のとき電流源をO
N（“1"）して和の信号を出力する。（ステップ9,ステ
ップ10）。
次に、実際の回路構成を説明する。第３図に第１図に
示すフローチャート図の一回路実現例を示す。以下、第
３図に従って一回路実現例の動作について説明する。10
1〜103は抵抗、104〜108はトランジスタ、109〜111は定
電流源であり、全加算器の３つの入力信号に相当する電
流源112〜114はスイッチ115〜117のON,OFFによって入力
され、入力電流源112〜114の電流値を等しい値とする節
点１には、抵抗１によってスイッチ115〜117の状態に応
じて４値のレベルが発生する。入力のスイッチ115〜117
がONしている数に従って低い方からレベル３（11），レ
ベル２（10），レベル１（01），レベル０（00）の４値
となる。節点２には、節点１の電圧値をトランジスタ10
4,抵抗102,定電流109によりシフトした電圧が発生し、
トランジスタ105,106からなる比較器に入力される。こ
の比較器により節点２でのレベル２とレベル１の間に相
当する参照電圧1 118と比較され、レベル３とレベル２
のとき出力端子120に桁上げ信号として電流源110の値を
出力する。また、節点３にはトランジスタ104と抵抗103
および定電流110により節点１の電圧値がシフトされた
値が発生する。ここで、抵抗103による電圧降下はトラ
ンジスタ105のON,OFF動作により制御されており、この
トランジスタ105は桁上げ出力信号120を生成する比較器
を構成しているので、節点での電圧値は桁上げ出力の生
成状態に応じて異る値となる。
示すフローチャート図の一回路実現例を示す。以下、第
３図に従って一回路実現例の動作について説明する。10
1〜103は抵抗、104〜108はトランジスタ、109〜111は定
電流源であり、全加算器の３つの入力信号に相当する電
流源112〜114はスイッチ115〜117のON,OFFによって入力
され、入力電流源112〜114の電流値を等しい値とする節
点１には、抵抗１によってスイッチ115〜117の状態に応
じて４値のレベルが発生する。入力のスイッチ115〜117
がONしている数に従って低い方からレベル３（11），レ
ベル２（10），レベル１（01），レベル０（00）の４値
となる。節点２には、節点１の電圧値をトランジスタ10
4,抵抗102,定電流109によりシフトした電圧が発生し、
トランジスタ105,106からなる比較器に入力される。こ
の比較器により節点２でのレベル２とレベル１の間に相
当する参照電圧1 118と比較され、レベル３とレベル２
のとき出力端子120に桁上げ信号として電流源110の値を
出力する。また、節点３にはトランジスタ104と抵抗103
および定電流110により節点１の電圧値がシフトされた
値が発生する。ここで、抵抗103による電圧降下はトラ
ンジスタ105のON,OFF動作により制御されており、この
トランジスタ105は桁上げ出力信号120を生成する比較器
を構成しているので、節点での電圧値は桁上げ出力の生
成状態に応じて異る値となる。
この節点３に生じた電圧はトランジスタ107,108より構
成される比較器に入力される。この比較器の他方の入力
には参照電圧2 119が印加され、この参照電圧2 119の値
を桁上げ出力信号が生成された場合には４値電圧信号で
のレベル２とレベル３の中間に、又、桁上げ出力信号が
生成されない場合にはレベル０とレベル１の中間になる
様設定することにより、４値電圧信号でのレベル３とレ
ベル１のときに出力端子121に和出力信号として定電流1
11の値を出力する。
成される比較器に入力される。この比較器の他方の入力
には参照電圧2 119が印加され、この参照電圧2 119の値
を桁上げ出力信号が生成された場合には４値電圧信号で
のレベル２とレベル３の中間に、又、桁上げ出力信号が
生成されない場合にはレベル０とレベル１の中間になる
様設定することにより、４値電圧信号でのレベル３とレ
ベル１のときに出力端子121に和出力信号として定電流1
11の値を出力する。
この回路構成によると構成トランジスタは、入力バッ
ファとして１個と、比較器として２組のトランジスタ対
電流源用の３個のトランジスタで構成され、合計８個の
トランジスタで構成でき、論理式を直接に論理回路の構
成で実現するものが22個のトランジスタを必要とするの
に比べ、２分の１以下の素子数で構成できる。
ファとして１個と、比較器として２組のトランジスタ対
電流源用の３個のトランジスタで構成され、合計８個の
トランジスタで構成でき、論理式を直接に論理回路の構
成で実現するものが22個のトランジスタを必要とするの
に比べ、２分の１以下の素子数で構成できる。
発明の効果 以上述べたように、本発明によれば、加算器をバイポ
ーラトランジスタで構成する場合、大幅な素子数の削減
を図ることができ、この実用的効果は大きい。
ーラトランジスタで構成する場合、大幅な素子数の削減
を図ることができ、この実用的効果は大きい。
第１図は本発明の加算器の動作説明図、第２図は従来の
ECLによる加算器の回路図、第３図は本発明の加算器の
一実施例の回路図である。 101〜103……抵抗、104〜108……トランジスタ、109〜1
14……電流源。
ECLによる加算器の回路図、第３図は本発明の加算器の
一実施例の回路図である。 101〜103……抵抗、104〜108……トランジスタ、109〜1
14……電流源。
Claims (1)
- 【請求項１】電流源の開閉を２値信号として入出力する
加算器であって、複数の電流入力を加算し電圧信号に変
換する手段と該電圧信号を第１の基準電圧と比較し桁上
げ出力信号を発生する第１の比較器と、前記電圧信号を
第２の基準電圧と比較し和出力信号を発生する第２の比
較器と、前記第２の比較器の電圧信号入力を前記桁上げ
出力信号によりレベルシフトする手段を有することを特
徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17619187A JPH0821052B2 (ja) | 1987-07-15 | 1987-07-15 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17619187A JPH0821052B2 (ja) | 1987-07-15 | 1987-07-15 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419484A JPS6419484A (en) | 1989-01-23 |
| JPH0821052B2 true JPH0821052B2 (ja) | 1996-03-04 |
Family
ID=16009233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17619187A Expired - Lifetime JPH0821052B2 (ja) | 1987-07-15 | 1987-07-15 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821052B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5938374A (en) * | 1995-02-17 | 1999-08-17 | Nikkensekkei Ltd. | Soft landing structure and method setting the same |
-
1987
- 1987-07-15 JP JP17619187A patent/JPH0821052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419484A (en) | 1989-01-23 |
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