JPH11122110A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH11122110A JPH11122110A JP28152897A JP28152897A JPH11122110A JP H11122110 A JPH11122110 A JP H11122110A JP 28152897 A JP28152897 A JP 28152897A JP 28152897 A JP28152897 A JP 28152897A JP H11122110 A JPH11122110 A JP H11122110A
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Abstract
(57)【要約】 （修正有）
【課題】 アナログ出力の中心電圧を任意に設定するこ
とができ、しかも中心電圧が殆どばらつかない高精度の
Ｄ／Ａ変換装置を提供する。 【解決手段】 電流加算型Ｄ／Ａ変換器１１がディジタ
ル入力値に比例した第１の電流を出力すると共に、第１
の電流との和が一定となるような第２の電流を出力す
る。第１及び第２の電流の差に相当する大きさの電流が
第１及び第２のカレントミラー回路１４，１５からなる
電流減算回路によって生成され、この電流が演算増幅器
１６の第１の入力端子１７ａに入力される。第２の入力
端子には基準電圧１７ｂが入力され、第１の入力端子１
７ａと出力端子１９との間に抵抗器１５が接続されてい
る。
とができ、しかも中心電圧が殆どばらつかない高精度の
Ｄ／Ａ変換装置を提供する。 【解決手段】 電流加算型Ｄ／Ａ変換器１１がディジタ
ル入力値に比例した第１の電流を出力すると共に、第１
の電流との和が一定となるような第２の電流を出力す
る。第１及び第２の電流の差に相当する大きさの電流が
第１及び第２のカレントミラー回路１４，１５からなる
電流減算回路によって生成され、この電流が演算増幅器
１６の第１の入力端子１７ａに入力される。第２の入力
端子には基準電圧１７ｂが入力され、第１の入力端子１
７ａと出力端子１９との間に抵抗器１５が接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａ（ディジタル
・アナログ）変換装置に関し、特に、ＱＰＳＫ変調器や
ＣＤＭＡ変調器などの通信機器に用いられる半導体集積
回路化されたＤ／Ａ変換装置に関する。
・アナログ）変換装置に関し、特に、ＱＰＳＫ変調器や
ＣＤＭＡ変調器などの通信機器に用いられる半導体集積
回路化されたＤ／Ａ変換装置に関する。
【０００２】
【従来の技術】ディジタル通信機器においてベースバン
ド信号を出力するためのＤ／Ａ変換装置には、任意の中
心電圧を出力する機能が要求される。図３に、このよう
な機能を有する従来のＤ／Ａ変換装置の回路例を示す。
図３において、３１はｎビットの電流加算型Ｄ／Ａ変換
器、３２は抵抗器、３３は演算増幅器、３４は基準電圧
入力、３５はＤ／Ａ変換装置の出力端子、３６は接地電
位、３７は電源電位である。
ド信号を出力するためのＤ／Ａ変換装置には、任意の中
心電圧を出力する機能が要求される。図３に、このよう
な機能を有する従来のＤ／Ａ変換装置の回路例を示す。
図３において、３１はｎビットの電流加算型Ｄ／Ａ変換
器、３２は抵抗器、３３は演算増幅器、３４は基準電圧
入力、３５はＤ／Ａ変換装置の出力端子、３６は接地電
位、３７は電源電位である。
【０００３】電流加算型Ｄ／Ａ変換器３１の内部におい
て、３１ａはディジタル入力値をスイッチ制御信号に変
換するデコーダ回路、３１ｂは２のｎ乗個の定電流源で
構成される定電流源ブロック、３１ｃはｎビットのディ
ジタル入力値、３１ｄはディジタル入力値に比例した電
流を出力する第１の電流出力端子、３１ｅは電流源ブロ
ック３１ｂを流れる電流の総和から第１の電流出力端子
３１ｄを流れる電流を差し引いた大きさの電流を出力す
る第２の電流出力端子、３１ｆは複数の単位スイッチで
構成されるセレクタ回路である。
て、３１ａはディジタル入力値をスイッチ制御信号に変
換するデコーダ回路、３１ｂは２のｎ乗個の定電流源で
構成される定電流源ブロック、３１ｃはｎビットのディ
ジタル入力値、３１ｄはディジタル入力値に比例した電
流を出力する第１の電流出力端子、３１ｅは電流源ブロ
ック３１ｂを流れる電流の総和から第１の電流出力端子
３１ｄを流れる電流を差し引いた大きさの電流を出力す
る第２の電流出力端子、３１ｆは複数の単位スイッチで
構成されるセレクタ回路である。
【０００４】電流加算型Ｄ／Ａ変換器３１のデコーダ回
路３１ａは、定電流源ブロック３１ｂを構成する定電流
源のうち、ディジタル入力値３１ｃと等しい数の定電流
源が第１の電流出力端子３１ｄに接続され、残りの定電
流源が第２の電流出力端子３１ｅに接続されるようセレ
クタ回路３１ｆを制御する。
路３１ａは、定電流源ブロック３１ｂを構成する定電流
源のうち、ディジタル入力値３１ｃと等しい数の定電流
源が第１の電流出力端子３１ｄに接続され、残りの定電
流源が第２の電流出力端子３１ｅに接続されるようセレ
クタ回路３１ｆを制御する。
【０００５】ディジタル入力値をｘ、定電流源ブロック
３１ｂを構成する定電流源１個を流れる電流の大きさを
Ｉ、定電流源ブロック３１ｂを構成する定電流源全てに
流れる電流の総和、つまりフルスケール電流値をＩｆ、
第１の電流出力端子３１ｄから出力される電流の大きさ
をＩ１、第２の電流出力端子３１ｅから出力される電流
の大きさをＩ２とすると、 Ｉ１＝Ｉ・ｘ …（１） Ｉ２＝Ｉｆ−Ｉ１ ＝Ｉｆ−Ｉ・ｘ …（２） となる。
３１ｂを構成する定電流源１個を流れる電流の大きさを
Ｉ、定電流源ブロック３１ｂを構成する定電流源全てに
流れる電流の総和、つまりフルスケール電流値をＩｆ、
第１の電流出力端子３１ｄから出力される電流の大きさ
をＩ１、第２の電流出力端子３１ｅから出力される電流
の大きさをＩ２とすると、 Ｉ１＝Ｉ・ｘ …（１） Ｉ２＝Ｉｆ−Ｉ１ ＝Ｉｆ−Ｉ・ｘ …（２） となる。
【０００６】第２の電流出力端子３１ｅは抵抗器３２に
接続されているので、抵抗器３２の両端にはディジタル
入力値に比例した電位差が生じる。また演算増幅器３３
は第２の電流出力端子３１ｅの電位が基準電圧入力３４
の電位と等しくなるように出力端子３５の電位を変化さ
せる。したがって、抵抗器３２の抵抗値をＲ、基準電圧
入力３４の電位をＶｒ、出力端子３５の電位をＶｏとす
れば、式（２）より Ｖｏ＝Ｖｒ−Ｒ・Ｉ２ ＝Ｒ・Ｉ・ｘ＋（Ｖｒ−Ｒ・Ｉｆ），（０≦Ｉ・ｘ≦Ｉｆ）…（３） となる。アナログ出力の中心電圧は式（３）において Ｉ・ｘ＝Ｉｆ／２ …（４） としたときのＶｏの大きさに等しいので、式（３）及び
式（４）より中心電圧Ｖｍは Ｖｍ＝Ｖｒ−０．５・Ｒ・Ｉｆ …（５） となる。また出力電圧範囲については、式（３）より Ｖｒ−０．５・Ｒ・Ｉｆ≦Ｖｏ≦Ｖｒ＋０．５・Ｒ・Ｉｆ …（６） となり、フルスケール電圧幅はＲ・Ｉｆとなる。
接続されているので、抵抗器３２の両端にはディジタル
入力値に比例した電位差が生じる。また演算増幅器３３
は第２の電流出力端子３１ｅの電位が基準電圧入力３４
の電位と等しくなるように出力端子３５の電位を変化さ
せる。したがって、抵抗器３２の抵抗値をＲ、基準電圧
入力３４の電位をＶｒ、出力端子３５の電位をＶｏとす
れば、式（２）より Ｖｏ＝Ｖｒ−Ｒ・Ｉ２ ＝Ｒ・Ｉ・ｘ＋（Ｖｒ−Ｒ・Ｉｆ），（０≦Ｉ・ｘ≦Ｉｆ）…（３） となる。アナログ出力の中心電圧は式（３）において Ｉ・ｘ＝Ｉｆ／２ …（４） としたときのＶｏの大きさに等しいので、式（３）及び
式（４）より中心電圧Ｖｍは Ｖｍ＝Ｖｒ−０．５・Ｒ・Ｉｆ …（５） となる。また出力電圧範囲については、式（３）より Ｖｒ−０．５・Ｒ・Ｉｆ≦Ｖｏ≦Ｖｒ＋０．５・Ｒ・Ｉｆ …（６） となり、フルスケール電圧幅はＲ・Ｉｆとなる。
【０００７】したがって、図３の回路構成において、電
流加算型Ｄ／Ａ変換器３１のフルスケール電流値Ｉｆ、
抵抗器３２の抵抗値Ｒ、基準電圧入力３４の電位Ｖｒを
調整することにより、アナログ出力の中心電圧を任意に
設定することができる。
流加算型Ｄ／Ａ変換器３１のフルスケール電流値Ｉｆ、
抵抗器３２の抵抗値Ｒ、基準電圧入力３４の電位Ｖｒを
調整することにより、アナログ出力の中心電圧を任意に
設定することができる。
【０００８】任意の中心電圧を出力する機能に対する要
求は近年のディジタル通信技術の発達に伴って年々高ま
っており、図３の回路構成の他にも電流加算型Ｄ／Ａ変
換器自体にＤＣオフセットを設定する方法（例えば、Pr
oceding of the IEEE 1994 Custom Integrated Circuit
s Conference，p16.6.1-p16.6.4参照）や特開平９−５
１３６０号公報に記載された方法等がある。
求は近年のディジタル通信技術の発達に伴って年々高ま
っており、図３の回路構成の他にも電流加算型Ｄ／Ａ変
換器自体にＤＣオフセットを設定する方法（例えば、Pr
oceding of the IEEE 1994 Custom Integrated Circuit
s Conference，p16.6.1-p16.6.4参照）や特開平９−５
１３６０号公報に記載された方法等がある。
【０００９】
【発明が解決しようとする課題】しかしながら、図３に
示した従来の回路構成では、フルスケール電流値Ｉｆと
抵抗器３２の抵抗値Ｒのばらつきによって信号波形の中
心電圧が大きくばらつき、このばらつきはベースバンド
信号の特性として重要なキャリアリーク特性を大きく劣
化させてしまう。図４は図３の回路構成における中心電
圧のばらつきを示したものであり、ライン４ａは式
（３）のＩｆを１．０ｍＡ、Ｒを１．０ｋΩ、Ｖｒを
２．０Ｖとしたときの入出力特性、ライン４ｂはライン
４ａの条件からＩｆ、Ｒが共に１０％ずつ増加した場合
の入出力特性、ライン４ｃはライン４ａの条件からＩ
ｆ、Ｒが共に１０％ずつ減少した場合の入出力特性、ラ
イン４ｄはライン４ａから４ｃまでのばらつきによって
生じる中心電圧のばらつき幅をそれぞれ示している。
示した従来の回路構成では、フルスケール電流値Ｉｆと
抵抗器３２の抵抗値Ｒのばらつきによって信号波形の中
心電圧が大きくばらつき、このばらつきはベースバンド
信号の特性として重要なキャリアリーク特性を大きく劣
化させてしまう。図４は図３の回路構成における中心電
圧のばらつきを示したものであり、ライン４ａは式
（３）のＩｆを１．０ｍＡ、Ｒを１．０ｋΩ、Ｖｒを
２．０Ｖとしたときの入出力特性、ライン４ｂはライン
４ａの条件からＩｆ、Ｒが共に１０％ずつ増加した場合
の入出力特性、ライン４ｃはライン４ａの条件からＩ
ｆ、Ｒが共に１０％ずつ減少した場合の入出力特性、ラ
イン４ｄはライン４ａから４ｃまでのばらつきによって
生じる中心電圧のばらつき幅をそれぞれ示している。
【００１０】このような中心電圧のばらつきは図３の構
成や特開平９−５１３６０号公報に記載されたものを含
む従来の構成において共通に発生する。この中心電圧の
ばらつきはベースバンド信号の特性を大きく劣化させて
しまうため、Ｄ／Ａ変換装置を製造する上で大きな問題
になる。従来の構成でばらつきを抑えるためには、中心
電圧の調整を装置毎に行う必要があり、これは製造コス
トの増大を伴う。
成や特開平９−５１３６０号公報に記載されたものを含
む従来の構成において共通に発生する。この中心電圧の
ばらつきはベースバンド信号の特性を大きく劣化させて
しまうため、Ｄ／Ａ変換装置を製造する上で大きな問題
になる。従来の構成でばらつきを抑えるためには、中心
電圧の調整を装置毎に行う必要があり、これは製造コス
トの増大を伴う。
【００１１】本発明は上記のような従来の問題点を解決
するものであり、アナログ出力の中心電圧を任意に設定
することができ、しかも中心電圧が殆どばらつかない高
精度のＤ／Ａ変換装置を提供することを目的とする。
するものであり、アナログ出力の中心電圧を任意に設定
することができ、しかも中心電圧が殆どばらつかない高
精度のＤ／Ａ変換装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に本発明のＤ／Ａ変換装置は、ディジタル入力値に比例
した第１の電流を出力すると共に、第１の電流との和が
一定となるような第２の電流を出力する電流加算型Ｄ／
Ａ変換器と、第１及び第２の電流の差に相当する大きさ
の電流を生成する電流減算回路と、電流減算回路の出力
を第１の入力とし、基準電圧を第２の入力とし、第１の
入力と出力との間に抵抗器が接続された演算増幅器とを
備えていることを特徴とする。このような構成によれ
ば、アナログ出力の中心電圧が演算増幅器に入力される
基準電圧のみによって決定され、電流加算型Ｄ／Ａ変換
器のフルスケール出力電流や演算増幅器に接続された抵
抗器の値のばらつきの影響を受けない。
に本発明のＤ／Ａ変換装置は、ディジタル入力値に比例
した第１の電流を出力すると共に、第１の電流との和が
一定となるような第２の電流を出力する電流加算型Ｄ／
Ａ変換器と、第１及び第２の電流の差に相当する大きさ
の電流を生成する電流減算回路と、電流減算回路の出力
を第１の入力とし、基準電圧を第２の入力とし、第１の
入力と出力との間に抵抗器が接続された演算増幅器とを
備えていることを特徴とする。このような構成によれ
ば、アナログ出力の中心電圧が演算増幅器に入力される
基準電圧のみによって決定され、電流加算型Ｄ／Ａ変換
器のフルスケール出力電流や演算増幅器に接続された抵
抗器の値のばらつきの影響を受けない。
【００１３】電流減算回路の具体構成として、第１の電
流が入力される第１のカレントミラー回路と、第２の電
流が入力される第２のカレントミラー回路とを備え、第
１及び第２のカレントミラー回路は互いに逆方向の電流
を出力し、これら二つの出力が接続されて電流減算回路
の出力となる構成が好ましい。
流が入力される第１のカレントミラー回路と、第２の電
流が入力される第２のカレントミラー回路とを備え、第
１及び第２のカレントミラー回路は互いに逆方向の電流
を出力し、これら二つの出力が接続されて電流減算回路
の出力となる構成が好ましい。
【００１４】更に具体的には、第１及び第２のカレント
ミラー回路のうちの負方向の電流（例えば引き込み電
流）を出力するカレントミラー回路は、ゲート同士及び
ソース同士が共通接続された第１極性（例えばＮチャン
ネル）の第１及び第２のＦＥＴ（電界効果型トランジス
タ）を含み、第１又は第２の電流が第１のＦＥＴのドレ
インと第１及第２のＦＥＴの共通ゲートとに入力され、
第１及第２のＦＥＴの共通ソースが第１の電位（例えば
ＧＮＤ電位）に接続され、第２のＦＥＴのドレインがカ
レントミラー回路の出力となるように構成される。一
方、第１及び第２のカレントミラー回路のうちの正方向
の電流（例えば流れ出る電流）を出力するカレントミラ
ー回路は、ゲート同士及びソース同士が共通接続された
第１極性（例えばＮチャンネル）の第３及び第４のＦＥ
Ｔと、ゲート同士及びソース同士が共通接続された第２
極性（例えばＰチャンネル）の第５及び第６のＦＥＴと
を含み、第１又は第２の電流が第３のＦＥＴのドレイン
と第３及び第４のＦＥＴの共通ゲートとに入力され、第
３及び第４の共通ソースが第１の電位（例えばＧＮＤ電
位）に接続され、第４のＦＥＴのドレインが第５のＦＥ
Ｔのドレインと第５及び第６のＦＥＴの共通ゲートとに
接続され、第５及び第６のＦＥＴの共通ソースが第２の
電位（例えば正電源電位）に接続され、第６のＦＥＴの
ドレインがカレントミラー回路の出力となるように構成
される。
ミラー回路のうちの負方向の電流（例えば引き込み電
流）を出力するカレントミラー回路は、ゲート同士及び
ソース同士が共通接続された第１極性（例えばＮチャン
ネル）の第１及び第２のＦＥＴ（電界効果型トランジス
タ）を含み、第１又は第２の電流が第１のＦＥＴのドレ
インと第１及第２のＦＥＴの共通ゲートとに入力され、
第１及第２のＦＥＴの共通ソースが第１の電位（例えば
ＧＮＤ電位）に接続され、第２のＦＥＴのドレインがカ
レントミラー回路の出力となるように構成される。一
方、第１及び第２のカレントミラー回路のうちの正方向
の電流（例えば流れ出る電流）を出力するカレントミラ
ー回路は、ゲート同士及びソース同士が共通接続された
第１極性（例えばＮチャンネル）の第３及び第４のＦＥ
Ｔと、ゲート同士及びソース同士が共通接続された第２
極性（例えばＰチャンネル）の第５及び第６のＦＥＴと
を含み、第１又は第２の電流が第３のＦＥＴのドレイン
と第３及び第４のＦＥＴの共通ゲートとに入力され、第
３及び第４の共通ソースが第１の電位（例えばＧＮＤ電
位）に接続され、第４のＦＥＴのドレインが第５のＦＥ
Ｔのドレインと第５及び第６のＦＥＴの共通ゲートとに
接続され、第５及び第６のＦＥＴの共通ソースが第２の
電位（例えば正電源電位）に接続され、第６のＦＥＴの
ドレインがカレントミラー回路の出力となるように構成
される。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。図１に、本発明の実施形態
によるＤ／Ａ変換装置の回路構成を示す。図中、１１は
ｎビットの電流加算型Ｄ／Ａ変換器であり、その内部に
おいて、１１ａはディジタル入力値をスイッチ制御信号
に変換するデコーダ回路、１１ｂは２のｎ乗個の定電流
源で構成される定電流源ブロック、１１ｃはｎビットの
ディジタル入力値、１１ｄはディジタル入力値に比例し
た電流を出力する第１の電流出力端子、１１ｅは電流源
ブロック１１ｂを流れる電流の総和から第１の電流出力
端子１１ｄを流れる電流を差し引いた大きさの電流を出
力する第２の電流出力端子、１１ｆは複数の単位スイッ
チで構成されるセレクタ回路をそれぞれ示している。
て、図面を用いて説明する。図１に、本発明の実施形態
によるＤ／Ａ変換装置の回路構成を示す。図中、１１は
ｎビットの電流加算型Ｄ／Ａ変換器であり、その内部に
おいて、１１ａはディジタル入力値をスイッチ制御信号
に変換するデコーダ回路、１１ｂは２のｎ乗個の定電流
源で構成される定電流源ブロック、１１ｃはｎビットの
ディジタル入力値、１１ｄはディジタル入力値に比例し
た電流を出力する第１の電流出力端子、１１ｅは電流源
ブロック１１ｂを流れる電流の総和から第１の電流出力
端子１１ｄを流れる電流を差し引いた大きさの電流を出
力する第２の電流出力端子、１１ｆは複数の単位スイッ
チで構成されるセレクタ回路をそれぞれ示している。
【００１６】また、１２は接地電位、１３は電源電位、
１４は第１のカレントミラー回路、１５は第２のカレン
トミラー回路を示す。第１のカレントミラー回路１４
は、Ｎチャネルの第１及び第２のＭＯＳ（金属酸化物半
導体）ＦＥＴ１４ａ，１４ｂを含む。第２のカレントミ
ラー回路１５は、Ｎチャネルの第３及び第４のＭＯＳＦ
ＥＴ１５ａ，１５ｂと、Ｐチャネルの第５及び第６のＭ
ＯＳＦＥＴ１５ｃ，１５ｄを含む。また、１６は演算増
幅器、１７ａは演算増幅器の反転入力端子、１７ｂは基
準電圧入力、１８は抵抗器、１９はＤ／Ａ変換装置のア
ナログ出力である。
１４は第１のカレントミラー回路、１５は第２のカレン
トミラー回路を示す。第１のカレントミラー回路１４
は、Ｎチャネルの第１及び第２のＭＯＳ（金属酸化物半
導体）ＦＥＴ１４ａ，１４ｂを含む。第２のカレントミ
ラー回路１５は、Ｎチャネルの第３及び第４のＭＯＳＦ
ＥＴ１５ａ，１５ｂと、Ｐチャネルの第５及び第６のＭ
ＯＳＦＥＴ１５ｃ，１５ｄを含む。また、１６は演算増
幅器、１７ａは演算増幅器の反転入力端子、１７ｂは基
準電圧入力、１８は抵抗器、１９はＤ／Ａ変換装置のア
ナログ出力である。
【００１７】図１のＤ／Ａ変換装置は、第１及び第２の
カレントミラー回路１４，１５の働きにより、アナログ
出力の中心電圧が演算増幅器１６に入力される基準電圧
１７ｂのみによって決定され、電流加算型Ｄ／Ａ変換器
１１のフルスケール出力電流や演算増幅器１６に接続さ
れた抵抗器１８の値のばらつきの影響を殆ど受けない。
以下、その動作について詳しく説明する。
カレントミラー回路１４，１５の働きにより、アナログ
出力の中心電圧が演算増幅器１６に入力される基準電圧
１７ｂのみによって決定され、電流加算型Ｄ／Ａ変換器
１１のフルスケール出力電流や演算増幅器１６に接続さ
れた抵抗器１８の値のばらつきの影響を殆ど受けない。
以下、その動作について詳しく説明する。
【００１８】電流加算型Ｄ／Ａ変換器１１のフルスケー
ル電流値をＩｆ、第１の電流出力１１ｄの大きさをＩ
１、第２の電流出力１１ｅの大きさをＩ２、ディジタル
入力値をｘ、定電流源ブロック１１ｂの定電流源１個あ
たりの電流値をＩとすれば、Ｉ１、Ｉ２は式（１）、式
（２）と同じく Ｉ１＝Ｉ・ｘ …（７） Ｉ２＝Ｉｆ−Ｉ１ ＝Ｉｆ−Ｉ・ｘ …（８） となる。第１及び第２のカレントミラー回路のミラー比
を共に１倍とすると、演算増幅器の反転入力端子１７ａ
に流れ込む電流の大きさＩｏは、第２の電流出力１１ｅ
の大きさＩ２から第１の電流出力１１ｄの大きさＩ１を
引いた大きさに等しくなるので、式（７）及び式（８）
より、 Ｉｏ＝Ｉ２−Ｉ１ ＝Ｉｆ−２・Ｉ・ｘ …（９） となる。演算増幅器１６は反転入力端子１７ａの電位と
基準電圧入力１７ｂの電位が等しくなるように動作する
ので、アナログ出力１９の電位は反転入力端子１７ａの
電位から抵抗器１８の両端の電位差を差し引いた大きさ
になる。したがって、基準電圧入力１７ｂの電位をＶ
ｒ、抵抗器１８の大きさをＲ、アナログ出力１９の電位
をＶｏとすれば、 Ｖｏ＝Ｖｒ−Ｒ・Ｉｏ ＝Ｖｒ＋２・Ｒ・Ｉ・ｘ−Ｉｆ・Ｒ，（０≦Ｉ・ｘ≦Ｉｆ）…（１０） となる。よってアナログ出力１９の中心電圧は、式（１
０）において Ｉ・ｘ＝Ｉｆ／２ …（１１） としたときのＶｏに等しいので、式（１０）と式（１
１）より中心電圧Ｖｍは、 Ｖｍ＝Ｖｒ＋２・Ｒ・（０．５・Ｉｆ）−Ｉｆ・Ｒ ＝Ｖｒ …（１２） となる。また出力電圧範囲については、式（１０）より Ｖｒ−Ｒ・Ｉｆ ≦ Ｖｏ ≦ Ｖｒ＋Ｒ・Ｉｆ …（１３） となり、フルスケール電圧幅は２・Ｒ・Ｉｆとなる。
ル電流値をＩｆ、第１の電流出力１１ｄの大きさをＩ
１、第２の電流出力１１ｅの大きさをＩ２、ディジタル
入力値をｘ、定電流源ブロック１１ｂの定電流源１個あ
たりの電流値をＩとすれば、Ｉ１、Ｉ２は式（１）、式
（２）と同じく Ｉ１＝Ｉ・ｘ …（７） Ｉ２＝Ｉｆ−Ｉ１ ＝Ｉｆ−Ｉ・ｘ …（８） となる。第１及び第２のカレントミラー回路のミラー比
を共に１倍とすると、演算増幅器の反転入力端子１７ａ
に流れ込む電流の大きさＩｏは、第２の電流出力１１ｅ
の大きさＩ２から第１の電流出力１１ｄの大きさＩ１を
引いた大きさに等しくなるので、式（７）及び式（８）
より、 Ｉｏ＝Ｉ２−Ｉ１ ＝Ｉｆ−２・Ｉ・ｘ …（９） となる。演算増幅器１６は反転入力端子１７ａの電位と
基準電圧入力１７ｂの電位が等しくなるように動作する
ので、アナログ出力１９の電位は反転入力端子１７ａの
電位から抵抗器１８の両端の電位差を差し引いた大きさ
になる。したがって、基準電圧入力１７ｂの電位をＶ
ｒ、抵抗器１８の大きさをＲ、アナログ出力１９の電位
をＶｏとすれば、 Ｖｏ＝Ｖｒ−Ｒ・Ｉｏ ＝Ｖｒ＋２・Ｒ・Ｉ・ｘ−Ｉｆ・Ｒ，（０≦Ｉ・ｘ≦Ｉｆ）…（１０） となる。よってアナログ出力１９の中心電圧は、式（１
０）において Ｉ・ｘ＝Ｉｆ／２ …（１１） としたときのＶｏに等しいので、式（１０）と式（１
１）より中心電圧Ｖｍは、 Ｖｍ＝Ｖｒ＋２・Ｒ・（０．５・Ｉｆ）−Ｉｆ・Ｒ ＝Ｖｒ …（１２） となる。また出力電圧範囲については、式（１０）より Ｖｒ−Ｒ・Ｉｆ ≦ Ｖｏ ≦ Ｖｒ＋Ｒ・Ｉｆ …（１３） となり、フルスケール電圧幅は２・Ｒ・Ｉｆとなる。
【００１９】このように、本実施形態の回路構成によれ
ば、アナログ出力の中心電圧Ｖｍは基準電圧Ｖｒに等し
く、電流加算型Ｄ／Ａ変換器１１のフルスケール出力電
流Ｉｆや演算増幅器１６に接続された抵抗値Ｒに依存し
ない。図２は図１の回路構成での中心電圧のばらつき特
性を示したものであり、ライン２ａは式（１０）のＩｆ
を０．５ｍＡ、Ｒを１．０ｋΩ、Ｖｒを１．５Ｖとした
ときのＤ／Ａ変換装置の入出力特性、ライン２ｂはライ
ン２ａの条件からＩｆ、Ｒが共に１０％ずつ増加した場
合の入出力特性、ライン２ｃはライン２ａの条件からＩ
ｆ、Ｒが共に１０％ずつ減少した場合の入出力特性、ラ
イン２ｄはライン２ａから２ｃまでのばらつきによって
生じる中心電圧のばらつきをそれぞれ示している。
ば、アナログ出力の中心電圧Ｖｍは基準電圧Ｖｒに等し
く、電流加算型Ｄ／Ａ変換器１１のフルスケール出力電
流Ｉｆや演算増幅器１６に接続された抵抗値Ｒに依存し
ない。図２は図１の回路構成での中心電圧のばらつき特
性を示したものであり、ライン２ａは式（１０）のＩｆ
を０．５ｍＡ、Ｒを１．０ｋΩ、Ｖｒを１．５Ｖとした
ときのＤ／Ａ変換装置の入出力特性、ライン２ｂはライ
ン２ａの条件からＩｆ、Ｒが共に１０％ずつ増加した場
合の入出力特性、ライン２ｃはライン２ａの条件からＩ
ｆ、Ｒが共に１０％ずつ減少した場合の入出力特性、ラ
イン２ｄはライン２ａから２ｃまでのばらつきによって
生じる中心電圧のばらつきをそれぞれ示している。
【００２０】以上のように本実施形態によれば、電流加
算型Ｄ／Ａ変換器１１のフルスケール出力電流Ｉｆや抵
抗器１８の抵抗値Ｒがばらついても中心電圧Ｖｍが殆ど
ばらつかない高精度のＤ／Ａ変換装置が得られる。本実
施形態では第１及び第２のカレントミラー回路のミラー
比を共に１倍としたが、第１及び第２のカレントミラー
回路のミラー比を等しくする限り、その値は１倍に限定
されない。ミラー比を大きく設定すれば、電流加算型Ｄ
／Ａ変換器１１のフルスケール電流Ｉｆの削減、すなわ
ち低消費電力化を図ることができる。
算型Ｄ／Ａ変換器１１のフルスケール出力電流Ｉｆや抵
抗器１８の抵抗値Ｒがばらついても中心電圧Ｖｍが殆ど
ばらつかない高精度のＤ／Ａ変換装置が得られる。本実
施形態では第１及び第２のカレントミラー回路のミラー
比を共に１倍としたが、第１及び第２のカレントミラー
回路のミラー比を等しくする限り、その値は１倍に限定
されない。ミラー比を大きく設定すれば、電流加算型Ｄ
／Ａ変換器１１のフルスケール電流Ｉｆの削減、すなわ
ち低消費電力化を図ることができる。
【００２１】また、第１及び第２のカレントミラー回路
１４，１５は図１に具体的に示した構成に限らない。例
えば、図１の構成とは逆に、第１のカレントミラー回路
１４をＮチャンネル及びＰチャンネルのＦＥＴを用いて
流れ出る電流を出力するように構成すると共に、第２の
カレントミラー回路１５をＮチャンネルのＦＥＴのみで
構成して引き込み電流を出力するように構成しても良
い。要は、電流加算型Ｄ／Ａ変換器１１から出力される
第１及び第２の電流１１ｄ，１１ｅの差に相当する大き
さの電流をカレントミラー回路１４，１５等で構成され
る電流減算回路によって生成し、その電流を演算増幅器
１６に供給するように構成すればよい。
１４，１５は図１に具体的に示した構成に限らない。例
えば、図１の構成とは逆に、第１のカレントミラー回路
１４をＮチャンネル及びＰチャンネルのＦＥＴを用いて
流れ出る電流を出力するように構成すると共に、第２の
カレントミラー回路１５をＮチャンネルのＦＥＴのみで
構成して引き込み電流を出力するように構成しても良
い。要は、電流加算型Ｄ／Ａ変換器１１から出力される
第１及び第２の電流１１ｄ，１１ｅの差に相当する大き
さの電流をカレントミラー回路１４，１５等で構成され
る電流減算回路によって生成し、その電流を演算増幅器
１６に供給するように構成すればよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
演算増幅器に入力する基準電圧を変えることによってア
ナログ出力の中心電圧を任意に設定することができ、電
流加算型Ｄ／Ａ変換器のフルスケール出力電流や演算増
幅器に接続された抵抗器の値がばらついても中心電圧が
殆どばらつかない高精度のＤ／Ａ変換装置を実現するこ
とができる。
演算増幅器に入力する基準電圧を変えることによってア
ナログ出力の中心電圧を任意に設定することができ、電
流加算型Ｄ／Ａ変換器のフルスケール出力電流や演算増
幅器に接続された抵抗器の値がばらついても中心電圧が
殆どばらつかない高精度のＤ／Ａ変換装置を実現するこ
とができる。
【図１】本発明の実施形態によるＤ／Ａ変換装置の回路
図
図
【図２】図１のＤ／Ａ変換装置の出力特性を示すグラフ
【図３】従来の電流加算型Ｄ／Ａ変換器を用いたＤ／Ａ
変換装置の回路図
変換装置の回路図
【図４】図３のＤ／Ａ変換装置の出力特性を示すグラフ
１１ 電流加算型Ｄ／Ａ変換器 １１ａ デコーダ回路 １１ｂ 電流源ブロック １１ｃ ディジタル入力値 １１ｄ 第１の電流出力 １１ｅ 第２の電流出力 １１ｆ セレクタ回路 １２ 接地電位 １３ 電源電位 １４ 第１のカレントミラー回路 １４ａ，１４ｂ ＮチャネルＭＯＳＦＥＴ １５ 第２のカレントミラー回路 １５ａ，１５ｂ ＮチャネルＭＯＳＦＥＴ １５ｃ，１５ｄ ＰチャネルＭＯＳＦＥＴ １６ 演算増幅器 １７ａ 反転入力端子 １７ｂ 基準電圧入力 １８ 抵抗器 １９ アナログ出力
Claims (3)
- 【請求項１】 入力されたディジタル信号をアナログ信
号に変換して出力するＤ／Ａ変換装置であって、 ディジタル入力値に比例した第１の電流を出力すると共
に、前記第１の電流との和が一定となるような第２の電
流を出力する電流加算型Ｄ／Ａ変換器と、 前記第１及び第２の電流の差に相当する大きさの電流を
生成する電流減算回路と、 前記電流減算回路の出力を第１の入力とし、基準電圧を
第２の入力とし、前記第１の入力と出力との間に抵抗器
が接続された演算増幅器とを備えているＤ／Ａ変換装
置。 - 【請求項２】 前記電流減算回路は、前記第１の電流が
入力される第１のカレントミラー回路と、前記第２の電
流が入力される第２のカレントミラー回路とを備え、前
記第１及び第２のカレントミラー回路は互いに逆方向の
電流を出力し、これら二つの出力が接続されて前記電流
減算回路の出力となるように構成されている請求項１記
載のＤ／Ａ変換装置。 - 【請求項３】 前記第１及び第２のカレントミラー回路
のうちの負方向の電流を出力するカレントミラー回路
は、ゲート同士及びソース同士が共通接続された第１極
性の第１及び第２のＦＥＴを含み、前記第１又は第２の
電流が前記第１のＦＥＴのドレインと前記第１及第２の
ＦＥＴの共通ゲートとに入力され、前記第１及第２のＦ
ＥＴの共通ソースが第１の電位に接続され、前記第２の
ＦＥＴのドレインがカレントミラー回路の出力となるよ
うに構成され、 前記第１及び第２のカレントミラー回路のうちの正方向
の電流を出力するカレントミラー回路は、ゲート同士及
びソース同士が共通接続された第１極性の第３及び第４
のＦＥＴと、ゲート同士及びソース同士が共通接続され
た第２極性の第５及び第６のＦＥＴとを含み、前記第１
又は第２の電流が前記第３のＦＥＴのドレインと前記第
３及び第４のＦＥＴの共通ゲートとに入力され、前記第
３及び第４の共通ソースが第１の電位に接続され、前記
第４のＦＥＴのドレインが前記第５のＦＥＴのドレイン
と前記第５及び第６のＦＥＴの共通ゲートとに接続さ
れ、前記第５及び第６のＦＥＴの共通ソースが第２の電
位に接続され、前記第６のＦＥＴのドレインがカレント
ミラー回路の出力となるように構成されている請求項３
記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28152897A JPH11122110A (ja) | 1997-10-15 | 1997-10-15 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28152897A JPH11122110A (ja) | 1997-10-15 | 1997-10-15 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122110A true JPH11122110A (ja) | 1999-04-30 |
Family
ID=17640440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28152897A Pending JPH11122110A (ja) | 1997-10-15 | 1997-10-15 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122110A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011070810A1 (ja) * | 2009-12-09 | 2011-06-16 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 選択装置 |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
-
1997
- 1997-10-15 JP JP28152897A patent/JPH11122110A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
| US9681231B2 (en) | 2006-05-21 | 2017-06-13 | Trigence Semiconductor, Inc. | Digital/analog conversion apparatus |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9693136B2 (en) | 2008-06-16 | 2017-06-27 | Trigence Semiconductor Inc. | Digital speaker driving apparatus |
| WO2011070810A1 (ja) * | 2009-12-09 | 2011-06-16 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 選択装置 |
| CN102474266A (zh) * | 2009-12-09 | 2012-05-23 | 株式会社特瑞君思半导体 | 选择装置 |
| JP5568752B2 (ja) * | 2009-12-09 | 2014-08-13 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 選択装置 |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
| US9735796B2 (en) | 2009-12-09 | 2017-08-15 | Trigence Semiconductor, Inc. | Selection device |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
| US9544691B2 (en) | 2009-12-16 | 2017-01-10 | Trigence Semiconductor, Inc. | Acoustic playback system |
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