JPH0260311A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0260311A JPH0260311A JP63211659A JP21165988A JPH0260311A JP H0260311 A JPH0260311 A JP H0260311A JP 63211659 A JP63211659 A JP 63211659A JP 21165988 A JP21165988 A JP 21165988A JP H0260311 A JPH0260311 A JP H0260311A
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- 230000003321 amplification Effects 0.000 title 1
- 238000003199 nucleic acid amplification method Methods 0.000 title 1
- 238000010586 diagram Methods 0.000 description 6
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- 239000004065 semiconductor Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳトランジス
タで構成される演算増幅器に適用される差動増幅回路に
関する。
タで構成される演算増幅器に適用される差動増幅回路に
関する。
従来、この種の差動増幅回路には第２図（ａ）（ｂ）に
示すような回路構成のものがある。第２図（ａ）に示ず
差動増幅回路は、ゲートが入力端子ａに接続されたＮ型
ＭＯＳトランジスタＭＮＩと、ケートが入力端子すに接
続されたＮ型Ｍｏ５ｔ〜ランジスタＭＮ２と、ゲートお
よびドレインが共にＮ型ＭＯＳトランジスタＭＨＩのト
レインに接続されソースが正電源Ｖｄｄに接続されたＰ
型ＭＯＳトランジスタＭＰＩと、ゲートがＰ型ＭＯ３Ｉ
〜ランジスタＭＰＩのゲートに接続されソースが正電源
Ｖｄｄに接続されたＰ型ＭＯ８１〜ランジスタＭＰ２と
、ドレインがＮ型ＭＯ８Ｉ−ランジスタＭＮＩ及びＭＮ
２のソースに共通に接続されソースが負電源Ｖｓｓに接
続されたＮ型ＭｏｓトランジスタＮＭ３とを備え、該Ｎ
型ＭＯ８）ランシスタＭＮ３のゲートを基準電圧源Ｖ
ｒｅｆ３に接続し、前記Ｎ型ＭＯＳトランジスタＭＮ２
のドレインと前記Ｐ型ＭＯ３ｈランジスタＭＰ２のトレ
インとを共にひとつの出力端子Ｃに接続した構成のもの
である。
示すような回路構成のものがある。第２図（ａ）に示ず
差動増幅回路は、ゲートが入力端子ａに接続されたＮ型
ＭＯＳトランジスタＭＮＩと、ケートが入力端子すに接
続されたＮ型Ｍｏ５ｔ〜ランジスタＭＮ２と、ゲートお
よびドレインが共にＮ型ＭＯＳトランジスタＭＨＩのト
レインに接続されソースが正電源Ｖｄｄに接続されたＰ
型ＭＯＳトランジスタＭＰＩと、ゲートがＰ型ＭＯ３Ｉ
〜ランジスタＭＰＩのゲートに接続されソースが正電源
Ｖｄｄに接続されたＰ型ＭＯ８１〜ランジスタＭＰ２と
、ドレインがＮ型ＭＯ８Ｉ−ランジスタＭＮＩ及びＭＮ
２のソースに共通に接続されソースが負電源Ｖｓｓに接
続されたＮ型ＭｏｓトランジスタＮＭ３とを備え、該Ｎ
型ＭＯ８）ランシスタＭＮ３のゲートを基準電圧源Ｖ
ｒｅｆ３に接続し、前記Ｎ型ＭＯＳトランジスタＭＮ２
のドレインと前記Ｐ型ＭＯ３ｈランジスタＭＰ２のトレ
インとを共にひとつの出力端子Ｃに接続した構成のもの
である。
また、第２図（ｂ）に示すように差動増幅回路はゲート
が入力端子ａに接続されたＰ型ＭＯＳトランジスタＭＰ
Ｉと、ゲートが入力端子すに接続されたＰ型ＭＯＳトラ
ンジスタＭＰ２と、ゲートおよびドレインがＰ型ＭＯＳ
トランジスタＭ Ｐ ］のドレインに接続されソースが
負電源Ｖｓｓに接続されたＮ型ＭＯＳトランジスタＭＨ
Ｉと、ゲートがＮ型ＭＯＳトランジスタＭＨＩのゲート
に接続されソースか負電源Ｖｓｓに接続されたＮ型ＭＯ
ＳトランジスタＭＮ２と、ドレインがＰ型ＭＯＳトラン
ジスタＭＰＩ及びＭＰ２のソースに共通に接続されソー
スが圧電源Ｖｄｄに接続されたＰ型ＭＯＳトランジスタ
ＭＰ３とを備え、該Ｐ型ＭＯ８）ランジスタＭＰ３のゲ
ートを基準電圧源Ｖ ｒｅｆ３に接続し、前記Ｐ型ＭＯ
ＳトランジスタＭＰ２のドレインと前記Ｎ型ＭＯＳトラ
ンジスタＭＮ２のトレインとを共に出力端子Ｃに接続し
た構成のものである。
が入力端子ａに接続されたＰ型ＭＯＳトランジスタＭＰ
Ｉと、ゲートが入力端子すに接続されたＰ型ＭＯＳトラ
ンジスタＭＰ２と、ゲートおよびドレインがＰ型ＭＯＳ
トランジスタＭ Ｐ ］のドレインに接続されソースが
負電源Ｖｓｓに接続されたＮ型ＭＯＳトランジスタＭＨ
Ｉと、ゲートがＮ型ＭＯＳトランジスタＭＨＩのゲート
に接続されソースか負電源Ｖｓｓに接続されたＮ型ＭＯ
ＳトランジスタＭＮ２と、ドレインがＰ型ＭＯＳトラン
ジスタＭＰＩ及びＭＰ２のソースに共通に接続されソー
スが圧電源Ｖｄｄに接続されたＰ型ＭＯＳトランジスタ
ＭＰ３とを備え、該Ｐ型ＭＯ８）ランジスタＭＰ３のゲ
ートを基準電圧源Ｖ ｒｅｆ３に接続し、前記Ｐ型ＭＯ
ＳトランジスタＭＰ２のドレインと前記Ｎ型ＭＯＳトラ
ンジスタＭＮ２のトレインとを共に出力端子Ｃに接続し
た構成のものである。
上述した従来の差動増幅回路においては、それぞれ電流
源としてのトランジスタＭＮ３． トランジスタＭＰ
３が単一の基準電圧源Ｖ ｒｅｆ３の電圧ＶＣ＋に応じ
て−・定電流を差動トランジスタＭＮＩＭＮ２又はＭＰ
ｌ、、ＭＰ２の対に供給し、第１の入力端子ａの入力電
圧Ｖｉｎ＋と第２の入力端子すの入力電圧Ｖｉｎ−の差
電圧に応じた差動出力信号Ｖｏｕｔが出力端子Ｃに得ら
れる。
源としてのトランジスタＭＮ３． トランジスタＭＰ
３が単一の基準電圧源Ｖ ｒｅｆ３の電圧ＶＣ＋に応じ
て−・定電流を差動トランジスタＭＮＩＭＮ２又はＭＰ
ｌ、、ＭＰ２の対に供給し、第１の入力端子ａの入力電
圧Ｖｉｎ＋と第２の入力端子すの入力電圧Ｖｉｎ−の差
電圧に応じた差動出力信号Ｖｏｕｔが出力端子Ｃに得ら
れる。
このように従来の差動増幅回路の出力電圧■ｏｕｔは基
本的に入力電圧■団÷、■団−間の差電圧のみに依存し
、■ｉｎ＋あるいはＶｉｎ−にオフセット電圧等の変動
か生じても出力になんら影響か生じない効果、いわゆる
同相電圧除去効果かあるため、特に直流安定性か良いと
いう特徴がある。
本的に入力電圧■団÷、■団−間の差電圧のみに依存し
、■ｉｎ＋あるいはＶｉｎ−にオフセット電圧等の変動
か生じても出力になんら影響か生じない効果、いわゆる
同相電圧除去効果かあるため、特に直流安定性か良いと
いう特徴がある。
しかしなから、上述した従来の差動増幅回路は、同相入
力電圧範囲か狭いという欠点があった。すなわち、第２
図（ａ）の回路においては、入力電圧Ｖｉｎ＋ 、 Ｖ
ｉｎ−か低くなると、トランジスタＭＮ１及びトランジ
スタＭＮ２が動作するために、ソース電圧か強制的に低
くなり、さらに入力電圧■団→ Ｖｉｎ−がＮ型ＭＯＳ
トランジスタのしきい電圧ＶＴＮよりも低くなると、ト
ランジスタＭＮＩ ＭＮ２はもはや動作しなくなる。
力電圧範囲か狭いという欠点があった。すなわち、第２
図（ａ）の回路においては、入力電圧Ｖｉｎ＋ 、 Ｖ
ｉｎ−か低くなると、トランジスタＭＮ１及びトランジ
スタＭＮ２が動作するために、ソース電圧か強制的に低
くなり、さらに入力電圧■団→ Ｖｉｎ−がＮ型ＭＯＳ
トランジスタのしきい電圧ＶＴＮよりも低くなると、ト
ランジスタＭＮＩ ＭＮ２はもはや動作しなくなる。
すなわちカットオフ状態となる。第２図（ｂ）の回路も
同様な理由で入力電圧Ｖｉｎ＋、 Ｖｉｎ−が高くなる
と、トランジスタＭＰＩ、ＭＰ２がカットオフし、差動
増幅回路としての機能をしなくなる。
同様な理由で入力電圧Ｖｉｎ＋、 Ｖｉｎ−が高くなる
と、トランジスタＭＰＩ、ＭＰ２がカットオフし、差動
増幅回路としての機能をしなくなる。
具体的には、例えば第２図（ａ）の回路において、同相
入力電圧の下限を求めると、トランジスタＭＮ１のオン
条件より、 Ｖｉｎ＋ −Ｖｏ ＞ＶＴＮｌ
−・・■トランジスタＭＮ３が飽和領
域で動作する条件より、 ＶＱ −ＶＴＮ３ ＜Ｖｏ ・・・■
■、■より Ｖ ：ｎ＋ ＞Ｖ（］ −ＶＴＮ３ ＋ＶＴＮ１
−■が得られる。
入力電圧の下限を求めると、トランジスタＭＮ１のオン
条件より、 Ｖｉｎ＋ −Ｖｏ ＞ＶＴＮｌ
−・・■トランジスタＭＮ３が飽和領
域で動作する条件より、 ＶＱ −ＶＴＮ３ ＜Ｖｏ ・・・■
■、■より Ｖ ：ｎ＋ ＞Ｖ（］ −ＶＴＮ３ ＋ＶＴＮ１
−■が得られる。
ここにおいて、■０はトランジスタＭＮＩおよびＭＮ２
のソース電圧である。又、ＶＴＮＩＶ１Ｎ３はそれぞれ
トランジスタＭＨＩ、ＭＮ３のしきい電圧であり、特殊
な場合を除き、ひとつの半導体チップ上ではＶＴＮ３−
ＶＴＮｌ −ＶＴＮとみなせる。ここで、ＶＴＮはＮ型
ＭＯ８）ランジスタのしきい電圧である。（以下、本明
細書ではＶ ＴＮ３ＶＴＮＩ−ＶＴＮとして説明を行う
。）従って０式％式％ か得られる。従って、同相入力範囲の拡大のためには電
流源であるトランジスタＭＮ３のゲート電圧■ｑを低く
することが効果的である。しかしながら、トランジスタ
ＭＮ３がオンするためにはｖｇ＞ｖ’ｒＮ
・・・■の条件を満足しなければならない
。すなわち、同相入力範囲を拡大するために、ＶＧを低
く設計すると、製造条件の変動等によりＶＴＮが変動し
、特にＶＴＮが高くなった場合に、トランジスタＭＮ３
かカットオフしてしまい、差動増幅回路としての機能を
しなくなるという欠点があった。
のソース電圧である。又、ＶＴＮＩＶ１Ｎ３はそれぞれ
トランジスタＭＨＩ、ＭＮ３のしきい電圧であり、特殊
な場合を除き、ひとつの半導体チップ上ではＶＴＮ３−
ＶＴＮｌ −ＶＴＮとみなせる。ここで、ＶＴＮはＮ型
ＭＯ８）ランジスタのしきい電圧である。（以下、本明
細書ではＶ ＴＮ３ＶＴＮＩ−ＶＴＮとして説明を行う
。）従って０式％式％ か得られる。従って、同相入力範囲の拡大のためには電
流源であるトランジスタＭＮ３のゲート電圧■ｑを低く
することが効果的である。しかしながら、トランジスタ
ＭＮ３がオンするためにはｖｇ＞ｖ’ｒＮ
・・・■の条件を満足しなければならない
。すなわち、同相入力範囲を拡大するために、ＶＧを低
く設計すると、製造条件の変動等によりＶＴＮが変動し
、特にＶＴＮが高くなった場合に、トランジスタＭＮ３
かカットオフしてしまい、差動増幅回路としての機能を
しなくなるという欠点があった。
本発明の目的は、上記課題を解消した差動増幅回路を提
供することにある。
供することにある。
上記目的を達成するため、本発明の差動増幅回路におい
ては、２入力の差電圧に応じた差動出力信号を出力する
ＭＯＳトランジスタからなる差動対と、該差動対に並列
に接続された複数の電流源トランジスタと、該各型流源
トランジスタのゲー１〜にそれぞれ異なる基準電圧を印
加する複数の基準電圧源とを有するものである。
ては、２入力の差電圧に応じた差動出力信号を出力する
ＭＯＳトランジスタからなる差動対と、該差動対に並列
に接続された複数の電流源トランジスタと、該各型流源
トランジスタのゲー１〜にそれぞれ異なる基準電圧を印
加する複数の基準電圧源とを有するものである。
次に、本発明について図面を参照して説明する。
（実施例１）
第１図（ａ）は本発明の実施例１を示す回路図である。
図において、本発明に係る差動増幅回路はケー１−が入
力端子ａに接続されたＮ型の第１のＭＯ３１〜ランシス
タＭＮＩと、ゲートが入力端子すに接続されたＮ型の第
２のＭＯＳトランジスタＭＮ２と、ゲートおよびトレイ
ンか第１のＭＯＳトランジスタＭＨＩのドレインに接続
され、ソースが正電源Ｖｄｄに接続されたＰ型の第３の
ＭＯＳトランジスタＭ Ｉ） １と、ゲーｌ〜が第３の
ＭＯＳトランジスタＭＰＩのゲートに接続されソースが
正電源Ｖｄｄに接続されドレインが前記第２のＭＯＳト
ランジスタＭＮ２のトレインと共に出力端子Ｃに接続さ
れたＰ型の第４のＭＯＳトランジスタＭＰ２と、ドレイ
ンが前記第１．第２のＭＯＳトランジスタＭＮＩ及びＭ
Ｎ２のソースに共通に接続され、ソースが負電源Ｖｓｓ
に接続された複数のＮ型ＭＯ８＋−ランジスタＭＮ３．
ＭＮ４．−．ＭＮｎ （ｎは５以上の整数）とを備え、
Ｎ型ＭＯＳトランジスタＭＮ３．ＭＮ４．＝−、ＭＮｎ
のゲートを各々異なった基′＄電圧源Ｖｒｅｆ３． Ｖ
ｒｅｆ４． ・、 Ｖｒｅｆｎに接続したものである。
力端子ａに接続されたＮ型の第１のＭＯ３１〜ランシス
タＭＮＩと、ゲートが入力端子すに接続されたＮ型の第
２のＭＯＳトランジスタＭＮ２と、ゲートおよびトレイ
ンか第１のＭＯＳトランジスタＭＨＩのドレインに接続
され、ソースが正電源Ｖｄｄに接続されたＰ型の第３の
ＭＯＳトランジスタＭ Ｉ） １と、ゲーｌ〜が第３の
ＭＯＳトランジスタＭＰＩのゲートに接続されソースが
正電源Ｖｄｄに接続されドレインが前記第２のＭＯＳト
ランジスタＭＮ２のトレインと共に出力端子Ｃに接続さ
れたＰ型の第４のＭＯＳトランジスタＭＰ２と、ドレイ
ンが前記第１．第２のＭＯＳトランジスタＭＮＩ及びＭ
Ｎ２のソースに共通に接続され、ソースが負電源Ｖｓｓ
に接続された複数のＮ型ＭＯ８＋−ランジスタＭＮ３．
ＭＮ４．−．ＭＮｎ （ｎは５以上の整数）とを備え、
Ｎ型ＭＯＳトランジスタＭＮ３．ＭＮ４．＝−、ＭＮｎ
のゲートを各々異なった基′＄電圧源Ｖｒｅｆ３． Ｖ
ｒｅｆ４． ・、 Ｖｒｅｆｎに接続したものである。
以下、簡単のため基準電圧源Ｖ ｒｅｆ３〜Ｖ ｒｅｆ
ｎの基準電圧の大きさは基準電圧源Ｖ ｒｅｆ３＜基準
電圧源Ｖ ｒｅｆ４＜・・・く基準電圧源Ｖｒｅｆｎの
順に設定しであるものとして説明を行う。
ｎの基準電圧の大きさは基準電圧源Ｖ ｒｅｆ３＜基準
電圧源Ｖ ｒｅｆ４＜・・・く基準電圧源Ｖｒｅｆｎの
順に設定しであるものとして説明を行う。
第２図（ａ）の従来の差動増幅回路において、同相入力
電圧範囲を拡大するためには、電流源である第３の１〜
ランジスタＭＮ３のゲート電圧Ｖ（＋をなるべく低く設
定することが有効であることは先に述べた通りである。
電圧範囲を拡大するためには、電流源である第３の１〜
ランジスタＭＮ３のゲート電圧Ｖ（＋をなるべく低く設
定することが有効であることは先に述べた通りである。
そこで、各基準電圧源Ｖ ｒｅｆｌ〜Ｖｒｅｆｎによる
各電流源トランジスタＭＮ３〜ＭＮｎのゲート電圧をＶ
（＋１． Ｖ（１２−ＶＦｎに設定した場合の演算増幅
器のボルテージフォロワにおける直流伝達特性の概略を
第３図に示す。■■、■はそれぞれゲート電圧がｖｇｉ
、 ｖｇ２・・・Ｖｇｎの場合に対応しており、それぞ
れ入力電圧Ｖｉｎ＜ゲート電圧■Ｑの範囲で入出方間電
圧エラーが急激に増大している。これは、差動対をなす
トランジスタＭＮｉ、ＭＮ２又はＭＰＩ、ＭＰ２を流れ
る電流が１ヘランジスタのカットオフとともにほとんど
零になり、その結果出力電圧が正電源とほとんど等しく
なったためて゛ある（Ｖｏｕｔ ＝Ｖｄｄ）。
各電流源トランジスタＭＮ３〜ＭＮｎのゲート電圧をＶ
（＋１． Ｖ（１２−ＶＦｎに設定した場合の演算増幅
器のボルテージフォロワにおける直流伝達特性の概略を
第３図に示す。■■、■はそれぞれゲート電圧がｖｇｉ
、 ｖｇ２・・・Ｖｇｎの場合に対応しており、それぞ
れ入力電圧Ｖｉｎ＜ゲート電圧■Ｑの範囲で入出方間電
圧エラーが急激に増大している。これは、差動対をなす
トランジスタＭＮｉ、ＭＮ２又はＭＰＩ、ＭＰ２を流れ
る電流が１ヘランジスタのカットオフとともにほとんど
零になり、その結果出力電圧が正電源とほとんど等しく
なったためて゛ある（Ｖｏｕｔ ＝Ｖｄｄ）。
第３図ては、同相入力範囲は■の場合、すなわちグー１
〜電圧ｖｇ ＝ｖｇｉの場合か一番広い。しかしながら
、第２図（ａ）の回路でｖｇ ＝ｖｇｉに設定した場合
、製造ばらつきにより、トランジスタのしきい電圧ＶＴ
Ｎが変動し高くなり、トランジスタのグーｌ−電圧ＶＣ
＋＞ｌ−ランジスタのしきい電圧ＶＴＮとなると、もは
や差動増幅回路として動作しない。
〜電圧ｖｇ ＝ｖｇｉの場合か一番広い。しかしながら
、第２図（ａ）の回路でｖｇ ＝ｖｇｉに設定した場合
、製造ばらつきにより、トランジスタのしきい電圧ＶＴ
Ｎが変動し高くなり、トランジスタのグーｌ−電圧ＶＣ
＋＞ｌ−ランジスタのしきい電圧ＶＴＮとなると、もは
や差動増幅回路として動作しない。
上述した従来の差動増幅回路に対し、本発明においては
ゲート電圧を異なる電圧値に設定した複数の電流源１〜
ランジスタＭＮ３〜ＭＮｎ又はＭＰ３〜ＭＰｎを有して
おり、本実施例において差動対をなすトランジスタＭＮ
１．ＭＮ２又はＭＰＩＭＰ２を流れる電流は個々のＮ型
トランジス２ＭＮ３．ＭＮ４．〜．ＭＮｎより供給され
る電流の総和である。直流伝達特性は第３図■のように
なる。電流源が単一の場合はＶｉｎ＜Ｖ（＋の範囲で入
出方間電圧エラーが急激に増大しているのに対して、複
数の電流源による場合は入出力間エラーが徐々に増大す
る。これはＮ型トランジスタＭＮ３ＭＮ４．〜．ＭＮｎ
のグー１〜電圧が別々に設定されているため、Ｖｉｎを
Ｖｓｓに向って徐々に下げた場き、同時にカッ１〜オフ
するのではなく、グー１〜電圧の高いトランジスタがら
順にカットオフするため、差動対を流れる電流は徐々に
減少し、急激に零になることはないためである。又、し
きい電圧ＶＴＩ＋が高くなった場合でも、ゲート電圧が
低く設定されたＮ型トランジス２ＭＮ３．ＭＮ４等がら
の電流は零になるが、高く設定された例えばＮ型トラン
ジスタＭＮｎより電流が供給されるのて差動対を流れる
電流が零になり増幅回路が動作しなくなるということが
ない。
ゲート電圧を異なる電圧値に設定した複数の電流源１〜
ランジスタＭＮ３〜ＭＮｎ又はＭＰ３〜ＭＰｎを有して
おり、本実施例において差動対をなすトランジスタＭＮ
１．ＭＮ２又はＭＰＩＭＰ２を流れる電流は個々のＮ型
トランジス２ＭＮ３．ＭＮ４．〜．ＭＮｎより供給され
る電流の総和である。直流伝達特性は第３図■のように
なる。電流源が単一の場合はＶｉｎ＜Ｖ（＋の範囲で入
出方間電圧エラーが急激に増大しているのに対して、複
数の電流源による場合は入出力間エラーが徐々に増大す
る。これはＮ型トランジスタＭＮ３ＭＮ４．〜．ＭＮｎ
のグー１〜電圧が別々に設定されているため、Ｖｉｎを
Ｖｓｓに向って徐々に下げた場き、同時にカッ１〜オフ
するのではなく、グー１〜電圧の高いトランジスタがら
順にカットオフするため、差動対を流れる電流は徐々に
減少し、急激に零になることはないためである。又、し
きい電圧ＶＴＩ＋が高くなった場合でも、ゲート電圧が
低く設定されたＮ型トランジス２ＭＮ３．ＭＮ４等がら
の電流は零になるが、高く設定された例えばＮ型トラン
ジスタＭＮｎより電流が供給されるのて差動対を流れる
電流が零になり増幅回路が動作しなくなるということが
ない。
（実施例２）
第１図（ｂ）は本発明の実施例２を示す回路図である６
図において、本実施例に係る差動増幅回路はゲートか入
力端子ａに接続されＰ型の第１のＭＯＳトランジスタＭ
ＰＩと、ゲートか入力端子すに接続されたＰ型の第２の
ＭＯＳトランジスタＭＰ２と、ゲートおよびドレインか
第１のＭＯＳトランジスタＭＰＩのトレインに接続され
、ソースか正電源Ｖｄｄに接続されたＮ型の第３のＭＯ
ＳトランジスタＭＨＩと、ゲートか第３のＭＯＳ）ラン
ジスタＭＮＩのゲートに接続され、ソースが正電源Ｖｄ
ｄに接続され、ドレインか前記第２のＭＯＳトランジス
タＭＰ２のトレインと共に出力端子Ｃに接続されたＮ型
の第４のＭＯＳトランジスタＭＮ２と、ドレインか前記
第１．第２のＭＯＳトランジスタＭＰＩ及びＭＰ２のソ
ースに共通に接続されソースか負電源ＶＳＳに接続され
た複数のＰ型ＭＯＳトランジスタＭＰ３．ＭＰ４．−、
ＭＰｎ（ｎは５以上の整数）とを備え、該Ｐ型ＭＯＳト
ランジスタＭＰ３．ＭＰ４、−、ＭＰｎのゲートを各々
異った基準電圧源Ｖｒｅｆ３． Ｖｒｅｆ４．・・・、
Ｖｒｅｆｎに接続したものである。
力端子ａに接続されＰ型の第１のＭＯＳトランジスタＭ
ＰＩと、ゲートか入力端子すに接続されたＰ型の第２の
ＭＯＳトランジスタＭＰ２と、ゲートおよびドレインか
第１のＭＯＳトランジスタＭＰＩのトレインに接続され
、ソースか正電源Ｖｄｄに接続されたＮ型の第３のＭＯ
ＳトランジスタＭＨＩと、ゲートか第３のＭＯＳ）ラン
ジスタＭＮＩのゲートに接続され、ソースが正電源Ｖｄ
ｄに接続され、ドレインか前記第２のＭＯＳトランジス
タＭＰ２のトレインと共に出力端子Ｃに接続されたＮ型
の第４のＭＯＳトランジスタＭＮ２と、ドレインか前記
第１．第２のＭＯＳトランジスタＭＰＩ及びＭＰ２のソ
ースに共通に接続されソースか負電源ＶＳＳに接続され
た複数のＰ型ＭＯＳトランジスタＭＰ３．ＭＰ４．−、
ＭＰｎ（ｎは５以上の整数）とを備え、該Ｐ型ＭＯＳト
ランジスタＭＰ３．ＭＰ４、−、ＭＰｎのゲートを各々
異った基準電圧源Ｖｒｅｆ３． Ｖｒｅｆ４．・・・、
Ｖｒｅｆｎに接続したものである。
本実施例は実施例１と異なる導電型のトランジスタを組
合せたものであり、第１の実施例と同様に、第１図（ｂ
）の差動対を流れる電流は個々のＰ型ＭＯＳトランジス
タＭＰ３．ＭＰ４．・・・、ＭＰｎより供給される電流
の総和である。Ｐ型ＭＯＳトランジスタＭＰ３．ＭＰ４
．−ＭＰｎのゲート電圧をそれぞれ異ならせて設定する
ことにより、入力電圧Ｖｉｎを正電源Ｖｄｄの電圧に向
けて徐々に上げた場合にゲート電圧の低いトランジスタ
から順にカットオフするため、ゲート電圧が高く設定さ
れたトランジスタにより電流が供給され、差動対を流れ
る電流が零になり、増幅回路が動作しなくなるというこ
とはない。
合せたものであり、第１の実施例と同様に、第１図（ｂ
）の差動対を流れる電流は個々のＰ型ＭＯＳトランジス
タＭＰ３．ＭＰ４．・・・、ＭＰｎより供給される電流
の総和である。Ｐ型ＭＯＳトランジスタＭＰ３．ＭＰ４
．−ＭＰｎのゲート電圧をそれぞれ異ならせて設定する
ことにより、入力電圧Ｖｉｎを正電源Ｖｄｄの電圧に向
けて徐々に上げた場合にゲート電圧の低いトランジスタ
から順にカットオフするため、ゲート電圧が高く設定さ
れたトランジスタにより電流が供給され、差動対を流れ
る電流が零になり、増幅回路が動作しなくなるというこ
とはない。
以上説明したように本発明は差動増幅回路の電流源とし
て複数のトランジスタを並列に接続し、そのゲートにそ
れぞれ異なる基準電圧を与えることにより、同相入力電
圧範囲を、ＭＯＳトランジスタのしきい値電圧により制
限される限界近くまで拡大した場合でも、製造条件等に
よるしきい値電圧の変動に対して極めて安定にすること
ができるという効果がある。
て複数のトランジスタを並列に接続し、そのゲートにそ
れぞれ異なる基準電圧を与えることにより、同相入力電
圧範囲を、ＭＯＳトランジスタのしきい値電圧により制
限される限界近くまで拡大した場合でも、製造条件等に
よるしきい値電圧の変動に対して極めて安定にすること
ができるという効果がある。
第１図（ａ）は本発明の実施例１を示す回路図、第１図
（ｂ）は本発明の実施例２を示す回路図、第２図（ａ）
、 （ｂ）は従来の差動増幅回路の回路図、第３図は
本発明および従来の差動増幅回路のボルテージフォロワ
における入出力電圧伝達特性を表わず説明図である。 ＭＮ １ 、 ＭＮ ２ 、−−−、 ＭＮ ｎ’−Ｎ
型ＭＯＳトランジスタ ＭＰ １ 、 ＭＰ ２ 、−・−、ＭＰ ｎ＝−Ｐ型
ＭＯＳトランジスタ Ｖｄｄ・・・第１の電源（正電源） Ｖｓｓ・・・第２の電源（負電源） Ｖｒｅｆ３． Ｖｒｅｆ４．−、 Ｖｒｅｆｎ−・・基
準電圧源ａ・・・第１の入力端子 ｂ・・・第２の入力端子 Ｃ・・・出力端子
（ｂ）は本発明の実施例２を示す回路図、第２図（ａ）
、 （ｂ）は従来の差動増幅回路の回路図、第３図は
本発明および従来の差動増幅回路のボルテージフォロワ
における入出力電圧伝達特性を表わず説明図である。 ＭＮ １ 、 ＭＮ ２ 、−−−、 ＭＮ ｎ’−Ｎ
型ＭＯＳトランジスタ ＭＰ １ 、 ＭＰ ２ 、−・−、ＭＰ ｎ＝−Ｐ型
ＭＯＳトランジスタ Ｖｄｄ・・・第１の電源（正電源） Ｖｓｓ・・・第２の電源（負電源） Ｖｒｅｆ３． Ｖｒｅｆ４．−、 Ｖｒｅｆｎ−・・基
準電圧源ａ・・・第１の入力端子 ｂ・・・第２の入力端子 Ｃ・・・出力端子
Claims (1)
- （１）２入力の差電圧に応じた差動出力信号を出力する
ＭＯＳトランジスタからなる差動対と、該差動対に並列
に接続された複数の電流源トランジスタと、該各電流源
トランジスタのゲートにそれぞれ異なる基準電圧を印加
する複数の基準電圧源とを有することを特徴とする差動
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211659A JPH0260311A (ja) | 1988-08-26 | 1988-08-26 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211659A JPH0260311A (ja) | 1988-08-26 | 1988-08-26 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260311A true JPH0260311A (ja) | 1990-02-28 |
Family
ID=16609462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211659A Pending JPH0260311A (ja) | 1988-08-26 | 1988-08-26 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260311A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009078112A1 (ja) * | 2007-12-19 | 2009-06-25 | Panasonic Corporation | 演算増幅器，パイプライン型ａｄ変換器 |
| CN102331806A (zh) * | 2010-07-05 | 2012-01-25 | 三美电机株式会社 | 差动放大电路以及串联稳压器 |
-
1988
- 1988-08-26 JP JP63211659A patent/JPH0260311A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009078112A1 (ja) * | 2007-12-19 | 2009-06-25 | Panasonic Corporation | 演算増幅器，パイプライン型ａｄ変換器 |
| JPWO2009078112A1 (ja) * | 2007-12-19 | 2011-04-28 | パナソニック株式会社 | 演算増幅器，パイプライン型ａｄ変換器 |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
| CN102331806A (zh) * | 2010-07-05 | 2012-01-25 | 三美电机株式会社 | 差动放大电路以及串联稳压器 |
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