JP2023526700A - ゲート駆動回路、表示基板、表示装置及びゲート駆動方法 - Google Patents

ゲート駆動回路、表示基板、表示装置及びゲート駆動方法 Download PDF

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Abstract

本願は、逓倍制御回路および有効出力回路を含み、有効出力回路は、カスケード接続されたいくつかの第1シフトレジスタを含み、有効出力回路において第1段に位置する第1シフトレジスタには第1信号入力端および第2信号入力端が配置され、第1信号入力端は出力制御信号線に結合され、第2信号入力端は逓倍制御回路に結合され、逓倍制御回路は、出力制御信号線に結合され、出力制御信号線により提供された出力制御信号の制御に応じて出力制御信号を受信してから予め設定された時間を経て第2信号入力端へ逓倍制御信号を提供するように配置され、第1段に位置する第1シフトレジスタは、出力制御信号の制御に応じて走査信号を出力し、逓倍制御信号の制御に応じて走査信号を出力するように配置されるゲート駆動回路を提供する。本願の実施例は表示基板、表示装置及びゲート駆動方法をさらに提供する。

Description

本願は表示分野に関するものであり、特にゲート駆動回路、表示基板、表示装置及びゲート駆動方法に関するものである。
現在、画素ユニット輝度に対するさらなる制御を実現するために、アクティブマトリクス有機発光ダイオード（Active-Matrix Organic Light-Emitting Diode、略称AMOLED）パネル内では一般的にはパルス幅変調（Pulse Width Modulation、略称PWM）を用いて調光する。具体的には、画素ユニットに含まれる画素回路内に、駆動電流が有機発光ダイオード（Organic Light-Emitting Diode、略称OLED）を流れる時間を制御するための発光制御トランジスタを設置することで、画素ユニットの等価輝度を精確に制御する。
しかし、従来ゲート駆動回路がPWM信号を出力可能な周波数には限りがあり、比較的低い周波数のPWM信号により有機発光ダイオードに肉眼で識別可能なフリッカ現象が出現してしまうため、表示効果はよくない。
本願は従来技術に存在する少なくとも1つの技術課題を解決することを意図しており、ゲート駆動回路、表示基板、表示装置及びゲート駆動方法を提供する。
1つ目の態様において、本願の実施例は、
逓倍制御回路と有効出力回路を含み、前記有効出力回路は、カスケード接続されたいくつかの第1シフトレジスタを含み、前記有効出力回路において第1段に位置する第1シフトレジスタには第1信号入力端と第2信号入力端が配置され、前記第1信号入力端は出力制御信号線に結合され、前記第2信号入力端は前記逓倍制御回路に結合され、前記有効出力回路において第1段に位置する第1シフトレジスタ以外のそのほかの第1シフトレジスタには、いずれも第1カスケード接続信号入力端が配置され、そのほかの第1シフトレジスタの第1カスケード接続信号入力端はそれぞれに対応する前段の第1シフトレジスタの信号出力端に結合され、
前記逓倍制御回路は、前記出力制御信号線に結合され、前記出力制御信号線により提供された出力制御信号の制御に応じて、前記出力制御信号を受信してから予め設定された時間を経て前記第2信号入力端へ逓倍制御信号を提供するように配置され、
第1段に位置する第1シフトレジスタは、前記出力制御信号の制御に応じて走査信号を出力し、前記逓倍制御信号の制御に応じて走査信号を出力するように配置される
ゲート駆動回路を提供する。
一部の実施例において、前記逓倍制御回路は、カスケード接続されたいくつかの第2シフトレジスタを含み、
前記逓倍制御回路において第1段に位置する第1シフトレジスタには第3信号入力端が配置され、前記第3信号入力端は前記出力制御信号線に結合され、
前記逓倍制御回路において第1段に位置する第2シフトレジスタ以外のそのほかの第2シフトレジスタには、いずれも第2カスケード接続信号入力端が配置され、そのほかの第2シフトレジスタの第2カスケード接続信号入力端はそれぞれに対応する前段の第2シフトレジスタの信号出力端に結合され、
前記逓倍制御回路において最終段に位置する第2シフトレジスタの信号出力端は前記第2信号入力端に結合される。
一部の実施例において、前記逓倍制御回路において前記第2シフトレジスタは、信号ライト回路、第1制御回路、第2制御回路と信号出力回路を含み、
前記信号ライト回路、前記第1制御回路、前記第2制御回路と前記信号出力回路の四者は第1ノードに結合され、前記第1制御回路と前記第2制御回路の両者は第2ノードに結合され、前記第2制御回路と前記信号出力回路の両者は第3ノードに結合され、
前記信号ライト回路は、対応する信号入力端と第1クロック信号端に結合され、前記第1クロック信号端により提供された第1クロック信号の制御に応じて、対応する信号入力端により提供された信号を前記第1ノードに書き込むように配置され、
前記第1制御回路は第1電源端、前記第1クロック信号端に結合され、前記第1クロック信号の制御に応じて前記第1電源端により提供された第1動作電圧を前記第2ノードに書き込み、前記第1ノードでの電圧の制御に応じて前記第1クロック信号を前記第2ノードに書き込むように配置され、
前記第2制御回路は前記第2電源端、第2クロック信号端に結合され、前記第2ノードでの電圧、前記第2クロック信号端により提供された第2クロック信号の制御に応じて前記第2クロック信号を前記第3ノードに書き込み、前記第1ノードでの電圧の制御に応じて前記第2電源端により提供された第2動作電圧を前記第3ノードに書き込むように配置され、
前記信号出力回路は前記第1電源端、前記第2電源端に結合され、前記第1ノードでの電圧の制御に応じて前記第1動作電圧を前記信号出力端に書き込み、前記第3ノードでの電圧の制御に応じて前記第2動作電圧を前記信号出力端に書き込むように配置される。
一部の実施例において、前記信号ライト回路は第1トランジスタを含み、前記第1制御回路は第2トランジスタと第3トランジスタを含み、前記第2制御回路は第4トランジスタ、第5トランジスタ、第6トランジスタと第1コンデンサを含み、前記信号出力回路は第7トランジスタ、第8トランジスタと第2コンデンサを含み、
前記第1トランジスタの制御極は前記第1クロック信号端に結合され、前記第1トランジスタの第1極は前記信号入力端に結合され、前記第1トランジスタの第2極は前記第1ノードに結合され、
前記第2トランジスタの制御極は前記第1ノードに結合され、前記第2トランジスタの第1極は前記第1クロック信号端に結合され、前記第2トランジスタの第2極は前記第2ノードに結合され、
前記第3トランジスタの制御極は前記第1クロック信号端に結合され、前記第3トランジスタの第1極は前記第1電源端に結合され、前記第3トランジスタの第2極は前記第2ノードに結合され、
前記第4トランジスタの制御極は前記第2ノードに結合され、前記第4トランジスタの第1極は前記第2クロック信号端に結合され、前記第4トランジスタの第2極は前記第5トランジスタの第1極に結合され、
前記第5トランジスタの制御極は前記第2クロック信号端に結合され、前記第5トランジスタの第2極は前記第3ノードに結合され、
前記第6トランジスタの制御極は前記第1ノードに結合され、前記第6トランジスタの第1極は前記第2電源端に結合され、前記第6トランジスタの第2極は前記第3ノードに結合され、
前記第1コンデンサの第1端は前記第2ノードに結合され、前記第1コンデンサの第2端は前記第4トランジスタの第2極に結合され、
前記第7トランジスタの制御極は前記第3ノードに結合され、前記第7トランジスタの第1極は前記第2電源端に結合され、前記第7トランジスタの第2極は前記信号出力端に結合され、
前記第8トランジスタの制御極は前記第1ノードに結合され、前記第8トランジスタの第1極は前記第1電源端に結合され、前記第8トランジスタの第2極は前記信号出力端に結合され、
前記第2コンデンサの第1端は前記第3ノードに結合され、前記第3コンデンサの第2端は前記第2電源端に結合される。
一部の実施例において、前記第2シフトレジスタはノイズ低減回路をさらに含み、
前記ノイズ低減回路は前記第1ノード、前記第2ノード、前記第2電源端、前記第2クロック信号端に結合され、前記第2クロック信号と前記第2ノードでの電圧の制御に応じて前記第1ノードでの電圧に対してノイズ低減処理を行うように配置される。
一部の実施例において、前記ノイズ低減回路は第9トランジスタ、第10トランジスタと第3コンデンサを含み、
前記第9トランジスタの制御極は前記第2ノードに結合され、前記第9トランジスタの第1極は前記第2電源端に結合され、前記第9トランジスタの第2極は前記第10トランジスタの第1極に結合され、
前記第10トランジスタの制御極は前記第2クロック信号端に結合され、前記第10トランジスタの第2極は前記第1ノードに結合され、
前記第3コンデンサの第1端は前記第1ノードに結合され、前記第3コンデンサの第2端は前記第2クロック信号端に結合される。
一部の実施例において、前記有効出力回路における前記第1シフトレジスタは前記逓倍制御回路における第2シフトレジスタと同一の回路構造を有する。
一部の実施例において、前記有効出力回路において第1段に位置する第1シフトレジスタの第1信号入力端と第2信号入力端は同一の信号入力端である。
一部の実施例において、前記有効出力回路において第1段に位置する第1シフトレジスタの第1信号入力端と第2信号入力端は異なる信号入力端であり、
第1段に位置する第1シフトレジスタには第2スイッチ回路と第3スイッチ回路が配置され、
前記第2スイッチ回路は前記信号ライト回路と前記第1信号入力端との間に設置され、前記第2信号入力端に結合され、前記第2信号入力端により提供された信号の制御に応じて前記信号ライト回路と前記第1信号入力端との間のオンオフを制御するように配置され、
前記第3スイッチ回路は前記信号ライト回路と前記第2信号入力端との間に設置され、前記第1信号入力端に結合され、前記第1信号入力端により提供された信号の制御に応じて、前記信号ライト回路と前記第2信号入力端との間のオンオフを制御するように配置される。
一部の実施例において、前記第2スイッチ回路は第12トランジスタを含み、前記第3スイッチ回路は第13トランジスタを含み、
前記第12トランジスタの制御極は前記第2信号入力端に結合され、前記第12トランジスタの第1極は前記第1信号入力端に結合され、前記第12トランジスタの第2極は前記信号ライト回路に結合され、
前記第13トランジスタの制御極は前記第1信号入力端に結合され、前記第13トランジスタの第1極は前記第2信号入力端に結合され、前記第13トランジスタの第2極は前記信号ライト回路に結合される。
一部の実施例において、前記逓倍制御回路において第1段に位置する第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記信号出力回路と前記第2電源端との間に設置され、第1スイッチ制御端に結合され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記信号出力回路と前記第2電源端との間のオンオフを制御するように配置される。
一部の実施例において、前記第1スイッチ回路は第11トランジスタを含み、
前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記第2電源端に結合され、前記第11トランジスタの第2極は前記信号出力回路に結合される。
一部の実施例において、前記逓倍制御回路において第1段に位置する第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記第2制御回路と前記第2クロック信号端との間に設置され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記第2制御回路と前記第2クロック信号端との間のオンオフを制御するように配置される。
一部の実施例において、前記第1スイッチ回路は第11トランジスタを含み、
前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記第2クロック信号端に結合され、前記第11トランジスタの第2極は前記第2制御回路に結合される。
一部の実施例において、前記逓倍制御回路において第1段に位置する第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記信号ライト回路と前記信号入力端との間に設置され、第1スイッチ制御端に結合され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記信号ライト回路と前記信号入力端との間のオンオフを制御するように配置される。
一部の実施例において、前記第1スイッチ回路は第11トランジスタを含み、
前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記信号入力端に結合され、前記第11トランジスタの第2極は前記信号ライト回路に結合される。
一部の実施例において、前記逓倍制御回路において第1段に位置する第2シフトレジスタには第1給電回路が配置され、
前記第1給電回路は前記信号ライト回路、前記第1スイッチ回路、前記第1電源端と第2スイッチ制御端に結合され、前記第2スイッチ制御端により提供された前記第2スイッチ制御信号の制御に応じて前記信号ライト回路に前記第1動作電圧を書き込むように配置される。
一部の実施例において、前記第1給電回路は第14トランジスタを含み、
前記第14トランジスタの制御極は前記第2スイッチ制御端に結合され、前記第14トランジスタの第1極は前記第1電源端に結合され、前記第14トランジスタの第2極は前記信号ライト回路と前記第1スイッチ回路に結合される。
一部の実施例において、前記逓倍制御回路において第1段に位置する第2シフトレジスタには第2給電回路が配置され、
前記第2給電回路は前記第1電源端、第1段に位置する第2シフトレジスタの信号出力端と第2スイッチ制御端に結合され、前記第2スイッチ制御端により提供された前記第2スイッチ制御信号の制御に応じて前記第2シフトレジスタの信号出力端へ前記第1動作電圧を書き込むように配置される。
一部の実施例において、前記第2給電回路は第15トランジスタを含み、
前記第15トランジスタの制御極は前記第2スイッチ制御端に結合され、前記第15トランジスタの第1極は前記第1電源端に結合され、前記第15トランジスタの第2極は第1段に位置する第2シフトレジスタの信号出力端に結合される。
一部の実施例において、反転回路をさらに含み、前記反転回路の入力端は前記第1スイッチ制御端に結合され、前記反転回路の出力端は前記第2スイッチ制御端に結合される。
2つ目の態様によれば、本願の実施例は、1つ目の態様により提供されたゲート駆動回路と表示領域に位置する複数本のゲートラインを含み、
前記ゲートラインは前記ゲート駆動回路における1つの対応する第1シフトレジスタの信号出力端に結合される
表示基板をさらに提供する。
3つ目の態様によれば、本願の実施例は、1つ目の態様により提供された、表示基板と、前記表示基板と対向して設置された対向基板とを含む表示装置をさらに提供する。
4つ目の態様によれば、本願の実施例は、1つ目の態様により提供されたゲート駆動回路に基づき、
前記出力制御信号に応じて前記有効出力回路における各段のシフトレジスタは順に走査信号を出力し、前記逓倍制御回路は予め設定された時間を経て前記有効出力回路において第1段に位置する第1シフトレジスタの前記第2信号入力端へ逓倍制御信号を提供するステップと、
前記逓倍制御信号に応じて前記有効出力回路における各段のシフトレジスタは順に走査信号を出力するステップと、
を含むゲート駆動方法をさらに提供する。
図1は本願の実施例が提供するゲート1つの駆動回路の回路構造概念図である。 図2aは本願の実施例が提供するもう1つのゲート駆動回路の回路構造概念図である。 図2bは図2aに示すゲート駆動回路の動作タイミング図である。 図3は本願の実施例が提供する第2シフトレジスタの回路構造概念図である。 図4は図3に示す第2シフトレジスタの回路構造概念図である。 図5は図4に示す第2シフトレジスタの動作タイミング図である。 図6aは本願の実施例において第1段に位置する第2シフトレジスタの回路構造概念図である。 図6bは図6aに示す、第1段に位置する第2シフトレジスタに基づく選択可能な回路構造概念図である。 図7aは本願の実施例において第1段に位置する第2シフトレジスタのもう1つの回路構造概念図である。 図7bは図7aに示す、第1段に位置する第2シフトレジスタに基づく選択可能な回路構造概念図である。 図8は本願の実施例において第1段に位置する第2シフトレジスタのもう1つの回路構造概念図である。 図9は本願の実施例において第1段に位置する第2シフトレジスタのさらにもう1つの回路構造概念図である。 図10は本願の実施例において第1段に位置する第2シフトレジスタのさらにもう1つの回路構造概念図である。 図11は本願の実施例において第1段に位置する第2シフトレジスタのさらにもう1つの回路構造概念図である。 図12aは本願の実施例において第1段に位置する第1シフトレジスタの回路構造概念図である。 図12bは図12aに示す第1段に位置する第1シフトレジスタに基づく選択可能な回路構造概念図である。 図13は本願の実施例が提供するゲート駆動方法のフロー図である。
本願の技術案を当業者がよりよく理解できるように、以下では図面を組み合わせ、本願が提供するゲート駆動回路、表示基板、表示装置及びゲート駆動方法について詳細に説明する。
関連技術において、ゲート駆動回路には一本の出力制御信号線（一般的にはフレーム開始信号を提供するためのフレーム開始信号線である）が配置され、当該出力制御信号線はゲート駆動回路において第1段に位置するシフトレジスタに結合され、第1段に位置するシフトレジスタの走査信号を出力するように制御するものであり、ゲート駆動回路におけるそのほかの段に位置するシフトレジスタは走査信号を順に出力する。そのうち、ゲート駆動回路において各段のシフトレジスタにより出力される走査信号の周波数は出力制御信号線により提供される出力制御信号の周波数と等しい。例示的なものとして、出力制御信号が提供する出力制御信号の周波数をkとすれば、関連技術に関わるゲート駆動回路において各段のシフトレジスタが出力する走査信号の周波数もkになる。
出力制御信号線へ信号を提供する外部チップの能力には限りがあるため、出力制御信号線においてローディングされた出力制御信号の周波数は制限され、さらにはゲート駆動回路において各段のシフトレジスタが出力する走査信号の周波数は制限される。高周波PWM信号を必要とする一部の応用シーン（例えば、静的二次元コードを表示する場合、PWM信号が低すぎると、明らかなフリッカを招き、二次元コードは精確に識別しにくい）において、関連技術に関わるゲート駆動回路は、高周波出力需要を満たすことができない。
関連技術に存在する技術課題の少なくとも1つを解決するために、本願の技術案はゲート駆動回路、表示基板、表示装置及びゲート駆動方法を提供する。
図1は本願の実施例が提供するゲート駆動回路の回路構造概念図である。図1に示すように、当該ゲート駆動回路は逓倍制御回路1と有効出力回路2を含み、有効出力回路2はいくつかのカスケード接続された第1シフトレジスタA_1、A_2…A_nを含み、nは整数であり、有効出力回路2において第1段に位置する第1シフトレジスタA_1には第1信号入力端INPUTと第2信号入力端INPUT’が配置され、第1信号入力端INPUTは出力制御信号線に結合され、第2信号入力端INPUT’は逓倍制御回路1に結合され、有効出力回路2において第1段に位置する第1シフトレジスタ以外のそのほかの第1シフトレジスタA_2…A_nにはいずれも第1カスケード接続信号入力端INPUTが配置され、そのほかの第1シフトレジスタの第1カスケード接続信号入力端INPUTはそれぞれに対応する前段の第1シフトレジスタの信号出力端OUTに結合される。このほか、各第1シフトレジスタA_1、A_2…A_nの信号出力端OUTは表示領域内の一本の対応するゲートラインGATE_1、GATE_2…GATE_nに結合され、対応するゲートラインGATE_1、GATE_2…GATE_nへ走査信号を提供する。本願の実施例において、第1信号入力端INPUTと第1カスケード接続信号入力端INPUTは等同ではなく、いずれも第1シフトレジスタの信号入力端である。
逓倍制御回路1は出力制御信号線に結合され、出力制御信号線STVにより提供された出力制御信号の制御に応じて、出力制御信号を受信して予め設定された時間を経て第2信号入力端INPUT’へ逓倍制御信号を提供するように配置される。
第1段に位置する第1シフトレジスタA_1は出力制御信号の制御に応じて走査信号を出力し、逓倍制御信号の制御に応じて走査信号を出力するように配置される。そのほかの段の第1シフトレジスタに関しては、自己の前段のシフトレジスタが走査信号を出力する制御に応じて、自己が走査信号を出力する。有効出力回路2全体について言えば、第1段の第1シフトレジスタA_1の第1信号入力端INPUTまたは第2信号入力端INPUT’がパルスを受信した後、有効出力回路2において各段の第1シフトレジスタA_1、A_2…A_nは順に走査信号を出力する。
本願の実施例において、出力制御信号線STVはフレーム開始信号線であってもよく、実際の需要に応じて設置されたそのほかの信号線であってもよい。本願の実施例では、出力制御信号線STVがフレーム開始信号線であることを例として例示的な説明を行う。当該ゲート駆動回路に対しては、ゲート駆動回路におけるシフトレジスタにクロック信号を提供するための2本のクロック信号線CLKとCLKBが設置される。
出力制御信号線STVにより提供された出力制御信号が1つのパルスを含む場合を例とすると、本願の実施例が提供するゲート確定回路の動作過程は以下の通りである。出力制御信号に応じて有効出力回路2における各段のシフトレジスタは順に走査信号を出力し、且つ各走査信号はいずれも1つのパルスを含むとともに、逓倍制御回路1は予め設定された時間を経て有効出力回路2において第1段に位置する第1シフトレジスタA_1の第2信号入力端INPUT’に逓倍制御信号を提供し、出力制御信号は1つのパルスを含み、逓倍制御信号に応じて有効出力回路2における各段の第1シフトレジスタA_1、A_2…A_nは順に走査信号を出力し、且つ各走査信号はいずれも1つのパルスを含む。
また、「予め設定された時間」の長さは実際の需要に応じて設計することができる。有効出力回路2におけるある第1シフトレジスタを例とすれば、当該第1シフトレジスタから連続して出力される2つのパルスの間の遅延を「予め設定された時間」とする。
上記内容から分かるように、出力制御信号は1つだけのパルスを提供しているが、有効出力回路2における各段のシフトレジスタはいずれも2つのパルスを出力する。同一の原理に基づき、出力制御信号がK個のパルスを提供する場合、ゲート駆動回路における各段の第1シフトレジスタは2K個のパルスを出力することができる。このことから分かるように、本願の実施例が提供するゲート駆動回路は逓倍出力を実現でき、即ち、ゲート駆動回路により出力された走査の周波数の上限を上げ、PWM信号周波数が低すぎることによる、OLEDに肉眼で識別可能なフリッカが出現するのを効果的に避けることができる。
本願の実施例において、逓倍制御回路1は遅延出力機能を有する。逓倍制御回路1の具体的な回路構造について本願の技術案は限定を行わない。本願の実施例における有効出力回路2は関連技術におけるゲート駆動回路と同等であってもよく、これは表示パネルにおけるゲートラインに走査信号を提供することができる。有効出力回路2（及び第1シフトレジスタ）の具体的な回路構造についても本願の技術案は限定を行わない。
図2aは本願の実施例が提供するもう1つのゲート駆動回路の回路構造概念図である。図2bは図2aに示すゲート駆動回路の動作タイミング図である。図2aと図2bに示すように、図2aに示すゲート駆動回路は図1に示すゲート駆動回路に基づくより具体的な選択可能な実施案であり、逓倍制御回路1はいくつかのカスケード接続された第2シフトレジスタB_1、B_2…B_mを含み、mは整数であり、逓倍制御回路1において第1段に位置する第2シフトレジスタには第3信号入力端INPUTが配置され、第3信号入力端INPUTは出力制御信号線STVに結合され、逓倍制御回路1において第1段に位置する第2シフトレジスタB_1以外のそのほかの第2シフトレジスタB_2…B_mにはいずれも第2カスケード接続信号入力端INPUTが配置され、そのほかの第2シフトレジスタB_2…B_mの第2カスケード接続信号入力端INPUTはそれぞれに対応する前段の第2シフトレジスタの信号出力端OUTに結合され、逓倍制御回路1において最終段に位置する第2シフトレジスタB_mの信号出力端OUTは第2信号入力端INPUT’に結合される。
この時、逓倍制御回路1は模擬（Dummy）のゲート駆動回路とされる。当該ゲート駆動回路における各第2シフトレジスタB_1、B_2…B_mはカスケード接続関係を有するが、表示領域におけるゲートラインへ走査信号を提供することはない。逓倍制御回路1はゲート駆動回路においてカスケード接続された第2シフトレジスタB_1、B_2…B_mの信号伝送動作過程に基づいて、受信された出力制御信号に対して遅延出力を行う（逓倍制御信号として出力する）。
実際の応用において、「予め設定された時間」及び隣接する二段の第2シフトレジスタがパルス信号を出力する時間差に基づいて逓倍制御回路1に含まれる第2シフトレジスタの数mを設計することができる。例示的なものとして、予め設定された時間時間をTとし、隣接する二段の第2シフトレジスタがパルス信号を出力する時間差をtとすれば、逓倍制御回路1に含まれる第2シフトレジスタの数はT/tとなる。
図2bに示す動作タイミングにおいて、OUT（B_m）は第m段の第2シフトレジスタB_mの信号出力端を表し、OUT（A_n）は第n段の第1シフトレジスタA_nの信号出力端を表す。
本願の実施例は第2シフトレジスタの回路構造について限定を行わない。第2シフトレジスタは従来の任意構造のシフトレジスタを用いることができ、以下では図面を組み合わせて例示的な説明を行う。
図3は本願の実施例が提供する第2シフトレジスタの回路構造概念図である。図3に示すように、当該第2シフトレジスタは信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104を含み、信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104の四者は第1ノードN1に結合され、第1制御回路102と第2制御回路103の両者は第2ノードN2に結合され、第2制御回路103と信号出力回路104の両者は第3ノードN3に結合される。
信号ライト回路101は対応する信号入力端INPUTと第1クロック信号端CKに結合され、第1クロック信号端CKにより提供された第1クロック信号の制御に応じて、対応する信号入力端により提供された信号を第1ノードN1に書き込む。
第1制御回路102は第1電源端、第1クロック信号端CKに結合され、第1クロック信号の制御に応じて、第1電源端により提供された第1動作電圧を第2ノードN2に書き込み、第1ノードN1での電圧の制御に応じて第1クロック信号を第2ノードN2に書き込むように配置される。
第2制御回路103は第2電源端、第2クロック信号端CKBに結合され、第2ノードN2での電圧、第2クロック信号端CKBにより提供された第2クロック信号の制御に応じて第2クロック信号を第3ノードN3に書き込み、第1ノードN1での電圧の制御に応じて第2電源端により提供された第2動作電圧を第3ノードN3に書き込むように配置される。
信号出力回路104は第1電源端、第2電源端に結合され、第1ノードN1での電圧の制御に応じて第1動作電圧を信号出力端OUTに書き込み、第3ノードN3での電圧の制御に応じて第2動作電圧を信号出力端OUTに書き込むように配置される。
一部の実施例において、第2シフトレジスタはノイズ低減回路をさらに含み、ノイズ低減回路は第1ノードN1、第2ノードN2、第2電源端、第2クロック信号端CKBに結合され、第2クロック信号と第2ノードN2での電圧の制御に応じて第1ノードN1での電圧に対してノイズ低減処理を行うように配置される。
図4は図3に示す第2シフトレジスタの回路構造概念図である。図4に示すように、図4に示す第2シフトレジスタは図3に示す第2シフトレジスタに基づく選択可能な実施案である。
一部の実施例において、信号ライト回路101は第1トランジスタM1を含み、第1制御回路102は第2トランジスタM2と第3トランジスタM3を含み、第2制御回路103は第4トランジスタM4、第5トランジスタM5、第6トランジスタM6と第1コンデンサC1を含み、信号出力回路104は第7トランジスタM7、第8トランジスタM8と第2コンデンサC2を含む。
第1トランジスタM1の制御極は第1クロック信号端CKに結合され、第1トランジスタM1の第1極は信号入力端INPUTに結合され、第1トランジスタM1の第2極は第1ノードN1に結合される。
第2トランジスタM2の制御極は第1ノードN1に結合され、第2トランジスタM2の第1極は第1クロック信号端CKに結合され、第2トランジスタM2の第2極は第2ノードN2に結合される。
第3トランジスタM3の制御極は第1クロック信号端CKに結合され、第3トランジスタM3の第1極は第1電源端に結合され、第3トランジスタM3の第2極は第2ノードN2に結合される。
第4トランジスタM4の制御極は第2ノードN2に結合され、第4トランジスタM4の第1極は第2クロック信号端CKBに結合され、第4トランジスタM4の第2極は第5トランジスタM5の第1極に結合される。
第5トランジスタM5の制御極は第2クロック信号端CKBに結合され、第5トランジスタM5の第2極は第3ノードN3に結合される。
第6トランジスタM6の制御極は第1ノードN1に結合され、第6トランジスタM6の第1極は第2電源端に結合され、第6トランジスタM6の第2極は第3ノードN3に結合される。
第1コンデンサC1の第1端は第2ノードN2に結合され、第1コンデンサC1の第2端は第4トランジスタM4の第2極に結合される。
第7トランジスタM7の制御極は第3ノードN3に結合され、第7トランジスタM7の第1極は第2電源端に結合され、第7トランジスタM7の第2極は信号出力端OUTに結合される。
第8トランジスタM8の制御極は第1ノードN1に結合され、第8トランジスタM8の第1極は第1電源端に結合され、第8トランジスタM8の第2極は信号出力端OUTに結合される。
第2コンデンサC2の第1端は第3ノードに結合され、第2コンデンサC2の第2端は第1電源端に結合される。
一部の実施例において、ノイズ低減回路は第9トランジスタM9、第10トランジスタM10と第3コンデンサC3を含む。
第9トランジスタM9の制御極は第2ノードN2に結合され、第9トランジスタM9の第1極は第2電源端に結合され、第9トランジスタM9の第2極は第10トランジスタM10の第1極に結合される。
第10トランジスタM10の制御極は第2クロック信号端CKBに結合され、第10トランジスタM10の第2極は第1ノードN1に結合される。
第3コンデンサC3の第1端は第1ノードN1に結合され、第3コンデンサC3の第2端は第2クロック信号端CKBに結合される。
本願の実施例において、関わる各トランジスタは、ポリシリコン薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ、酸化物薄膜トランジスタ及び有機薄膜トランジスタのうちの1つから独立して選択することができる。本願の実施例に関わる「制御電極」は具体的にトランジスタのゲートを指し、「第1極」は具体的にトランジスタのソースを指し、対応する「第2極」は具体的にトランジスタのドレインを指す。勿論、当該「第1極」と「第2極」を交換できることを当業者は知っているはずである。
このほか、トランジスタはN型トランジスタとP型トランジスタに分けられる。本願の各トランジスタは、N型トランジスタまたはP型トランジスタからそれぞれ独立して選択することができる。以下の実施例では、画素ユニットのすべてのトランジスタがいずれもP型トランジスタである場合を例として例示的な説明を行う。この時、第2シフトレジスタにおけるトランジスタは、同一の製造工程を用いて同時に製造できる。これに応じて、第1電源端により提供される第1動作電圧は低レベル電圧VGLであり、第2電源端により提供される第2動作電圧は高レベル電圧VGHである。以下では図4を組み合わせて図4に示す第2シフトレジスタの動作過程について詳細に説明する。
図5は、図4に示す第2シフトレジスタの動作タイミング図である。図5に示すように、当該第2シフトレジスタの動作過程は以下の段階を含む。
第1段階t1：第1クロック信号端CKにより提供された第1クロック信号は低レベル状態にあり、第2クロック信号端CKBにより提供された第2クロック信号は高レベル状態にあり、第3信号入力端INPUTにより提供された信号は高レベル状態にある。この時、第1トランジスタM1、第3トランジスタM3、第4トランジスタM4と第9トランジスタM9は導通状態にあり、第2トランジスタM2、第5トランジスタM5、第6トランジスタM6、第7トランジスタM7、第8トランジスタM8と第10トランジスタM10は遮断状態にある。
具体的に、第1クロック信号が低レベル状態にあるため、第1トランジスタM1と第3トランジスタM3はいずれも導通し、第3信号入力端INPUTにより提供された、高レベル状態にある信号は第1トランジスタM1により第1ノードN1に書き込まれ、第1動作電圧VGLは第3トランジスタM3により第2ノードN2に書き込まれ、第1ノードN1は高レベル状態にあり、第2ノードN2は低レベル状態にある。
第1ノードN1が高レベル状態にあるため、第6トランジスタM6と第8トランジスタM8は遮断される。第2ノードN2が低レベル状態にあるため、第4トランジスタM4と第9トランジスタM9は導通状態にあり、高レベル状態にある第2クロック信号は第4トランジスタM4により第4ノードN4に書き込まれ、第2動作電圧VGHは第9トランジスタM9により第5ノードN5に書き込まれる。この時、第1コンデンサC1の第1端は低レベル状態にあり、第1コンデンサC1の第2端は高レベル状態にある。
第2クロック信号が高レベル状態にあるため、第5トランジスタM5と第10トランジスタM10は遮断される。また、第5トランジスタM5と第6トランジスタM6がいずれも遮断されるため、第3ノードN3はフローティング（floating）状態にあり、第3ノードN3での電圧はこの前の高レベル状態を維持し、第7トランジスタM7は遮断される。
第7トランジスタM7と第8トランジスタM8がいずれも遮断されるため、信号出力端OUTはfloating状態にあり、信号出力端OUTでの電圧はこの前の低レベル状態を維持する。
第2段階t2：第1クロック信号端CKにより提供された第1クロック信号は高レベル状態にあり、第2クロック信号端CKBにより提供された第2クロック信号は低レベル状態にあり、第3信号入力端INPUTにより提供された信号は低レベル状態にある。この時、第4トランジスタM4、第5トランジスタM5、第7トランジスタM7と第9トランジスタM9と第10トランジスタM10は導通状態にあり、第1トランジスタM1、第2トランジスタM2、第3トランジスタM3、第6トランジスタM6、第8トランジスタM8は遮断状態にある。
具体的に、第1クロック信号が高レベル状態にあるため、第1トランジスタM1と第3トランジスタM3はいずれも遮断される。第2クロック信号が低レベル状態にあるため、第5トランジスタM5と第10トランジスタM10を導通し、この時、第2動作電圧VGHは第9トランジスタM9、第10トランジスタM10により第1ノードN1に書き込まれることで、第1ノードN1が高レベル状態にあることを維持し、第1ノードN1に対するノイズ低減処理を実現し、第2トランジスタM2と第8トランジスタM8は遮断状態を維持する。この時、第3コンデンサC3の第1端は高レベル状態にあり、第3コンデンサC3の第2端は低レベル状態にある。
この時、低レベル状態にある第2クロック信号は第4トランジスタM4により第4ノードN4に書き込まれ、第4ノードN4での電圧は高レベル状態から低レベル状態に変わり、第1コンデンサC1の第1端がfloating状態にあるため、第1コンデンサC1のブートストラップ作用の下、第2ノードN2での電圧はより低い状態レベルに引き下げられる。
第5トランジスタM5を導通したため、低レベル状態にある第2クロック信号は第4トランジスタM4、第5トランジスタM5により第3ノードN3に書き込まれ、第3ノードN3は低レベル状態にあり、第7トランジスタM7を導通すると、第2動作電圧VGHは第7トランジスタM7により信号出力端OUTに書き込まれ、信号出力端OUTは高レベル信号を出力する。
第3段階t3：第1クロック信号端CKにより提供された第1クロック信号は低レベル状態にあり、第2クロック信号端CKBにより提供された第2クロック信号は高レベル状態にあり、第3信号入力端INPUTにより提供された信号は低レベル状態にある。この時、第1トランジスタM1、第2トランジスタM2、第3トランジスタM3、第4トランジスタM4、第6トランジスタM6、第8トランジスタM8と第9トランジスタM9は導通状態にあり、第5トランジスタM5、第7トランジスタM7と第10トランジスタM10は遮断状態にある。
具体的に、第1クロック信号が低レベル状態にあるため、第1トランジスタM1と第3トランジスタM3はいずれも導通され、第3信号入力端INPUTにより提供された、低レベル状態にある信号は第1トランジスタM1により第1ノードN1に書き込まれ、第1動作電圧VGLは第3トランジスタM3により第2ノードN2に書き込まれ、第1ノードN1は低レベル状態にあり、第2ノードN2は低レベル状態にある。第3コンデンサC3の第1端は低レベル状態にあり、第3コンデンサC3の第2端は高レベル状態にある。
第1ノードN1が低レベル状態にあるため、第6トランジスタM6と第8トランジスタM8は導通される。第2ノードN2が低レベル状態にあるため、第4トランジスタM4と第9トランジスタM9は導通状態にあり、高レベル状態にある第2クロック信号は第4トランジスタM4により第4ノードN4に書き込まれ、第2動作電圧VGHは第9トランジスタM9により第5ノードN5に書き込まれる。この時、第1コンデンサC1の第1端は低レベル状態にあり、第1コンデンサC1の第2端は高レベル状態にある。
第2クロック信号が高レベル状態にあるため、第5トランジスタM5と第10トランジスタM10は遮断される。また、第5トランジスタM5と第10トランジスタM10がいずれも遮断されるため、第2動作電圧VGHは第6トランジスタM6により第3ノードN3に書き込まれ、第3ノードN3は高レベル状態にある。
第1ノードN1が低レベル状態にあり、第3ノードN3は高レベル状態にあるため、第7トランジスタM7は遮断され、第8トランジスタM8は導通され、第1動作電圧VGLは第8トランジスタM8により信号出力端OUTに書き込まれ、信号出力端OUTは低レベル信号を出力する。
第4段階t4：第1クロック信号端CKにより提供された第1クロック信号は高レベル状態にある、第2クロック信号端CKBにより提供された第2クロック信号は低レベル状態にあり、第3信号入力端INPUTにより提供された信号は低レベル状態にある。この時、第2トランジスタM2、第5トランジスタM5、第6トランジスタM6、第8トランジスタM8と第10トランジスタM10は導通状態にあり、第1トランジスタM1、第3トランジスタM3、第4トランジスタM4、第7トランジスタM7と第9トランジスタM9は遮断状態にある。
具体的に、第1クロック信号が高レベル状態にあるため、第1トランジスタM1と第3トランジスタM3はいずれも遮断される。第1トランジスタM1を遮断したため、第1ノードN1はフローティング状態にあり、また、第2クロック信号は高レベル状態から低レベル状態に変わるため、第3コンデンサC3のブートストラップ作用の下、第1ノードN1での電圧はより低い状態レベルに引き下げられることで、第1ノードN1に対してノイズ低減処理を行う。この時、第2トランジスタM2、第6トランジスタM6と第8トランジスタM8はいずれも導通される。第2動作電圧VGHは第6トランジスタM6により第3ノードN3に書き込まれる。
第2トランジスタM2が導通状態にあるため、高レベル状態にある第1クロック信号は第2トランジスタM2により第2ノードN2に書き込まれ、第2ノードN2は高レベル状態にあり、第4トランジスタM4は遮断される。
第2クロック信号が低レベル状態にあるため、第5トランジスタM5、第10トランジスタM10は導通状態にあり、この時、第4ノードN4での電圧は第3ノードN3での電圧と等しく、第5ノードN5での電圧は第1ノードN1での電圧と等しく、即ち、第4ノードN4での電圧は高レベル状態にあり、第5ノードN5での電圧は低レベル状態にある。
第1ノードN1が低レベル状態にあり、第3ノードN3が高レベル状態にあるため、第7トランジスタM7は遮断され、第8トランジスタM8は導通され、第1動作電圧VGLは第8トランジスタM8により信号出力端OUTに書き込まれ、信号出力端OUTは低レベル信号を出力する。
第5段階t5：第1クロック信号端CKにより提供された第1クロック信号は低レベル状態にあり、第2クロック信号端CKBにより提供された第2クロック信号は高レベル状態にあり、第3信号入力端INPUTにより提供された信号は低レベル状態にある。この時、第1トランジスタM1、第2トランジスタM2、第3トランジスタM3、第4トランジスタM4、第6トランジスタM6、第8トランジスタM8と第9トランジスタM9は導通状態にあり、第5トランジスタM5、第7トランジスタM7と第10トランジスタM10は遮断状態にある。
具体的に、第1クロック信号が低レベル状態にあるため、第1トランジスタM1と第3トランジスタM3は導通され、第3信号入力端INPUTにより提供された、低レベル状態にある信号は第1トランジスタM1により第1ノードN1に書き込まれ、第1動作電圧VGLは第3トランジスタM3により第2ノードN2に書き込まれ、第1ノードN1は低レベル状態にあり、第2ノードN2は低レベル状態にある。第3コンデンサC3の第1端は低レベル状態にあり、第3コンデンサC3の第2端は高レベル状態にある。
第1ノードN1が低レベル状態にあるため、第6トランジスタM6と第8トランジスタM8は導通される。第2ノードN2が低レベル状態にあるため、第4トランジスタM4と第9トランジスタM9は導通状態にあり、高レベル状態にある第2クロック信号は第4トランジスタM4により第4ノードN4に書き込まれ、第2動作電圧VGHは第9トランジスタM9により第5ノードN5に書き込まれる。この時、第1コンデンサC1の第1端は低レベル状態にあり、第1コンデンサC1の第2端は高レベル状態にある。
第2クロック信号が高レベル状態にあるため、第5トランジスタM5と第10トランジスタM10は遮断される。また、第5トランジスタM5と第10トランジスタM10がいずれも遮断されるため、第2動作電圧VGHは第6トランジスタM6により第3ノードN3に書き込まれ、第3ノードN3は高レベル状態にある。
第1ノードN1が低レベル状態にあり、第3ノードN3が高レベル状態にあるため、第7トランジスタM7は遮断され、第8トランジスタM8は導通され、第1動作電圧VGLは第8トランジスタM8により信号出力端OUTに書き込まれ、信号出力端OUTは低レベル信号を出力する。
この後、第4段階t4と第5段階t5を交互に実行し、第3信号入力端INPUTにより提供された信号が高レベル状態になるまで、信号出力端OUTは低レベル信号を出力することを維持し、第2シフトレジスタは次の周期の第1段階t1から動作する。
図4に示す第2シフトレジスタの回路構造は例示的なものに過ぎず、本願の技術案を制限することはない。本願における第2シフトレジスタにはそのほかの回路構造があってもよく、ここでは逐一例を挙げない。
一部の実施例において、有効出力回路2における第1シフトレジスタは逓倍制御回路1における第2シフトレジスタと同一の回路構造を有する。この時、ゲート駆動回路の回路構造設計全体を簡潔化することができる。
例示的なものとして、奇数段に位置する第1/第2シフトレジスタの第1クロック信号端CKはクロック信号線CLKに結合され、偶数段に位置する第1/第2シフトレジスタの第2クロック信号端CKBはクロック信号線CLKBに結合される。
図6aは本願の実施例において第1段に位置する第2シフトレジスタの回路構造概念図である。図6aに示すように、図6aに示す第2シフトレジスタは図3に示す第2シフトレジスタに基づく改善である。
一部の実施例において、制御ゲート駆動回路の「逓倍機能」のオンとオフを制御するために、逓倍制御回路1において第1段に位置する第2シフトレジスタB_1には第1スイッチ回路106が配置され、第1スイッチ回路106は第1段に位置する第2シフトレジスタ内の信号出力回路104と第2電源端との間に設置され、第1スイッチ回路106は信号出力回路104と第2電源端との間のオンオフを制御するためものである。
具体的に、第1スイッチ回路106が導通状態にある時、第1段に位置する第2シフトレジスタ内の信号出力回路104と第2電源端との間は導通され、第1段に位置する第2シフトレジスタは正常に動作でき、ゲート駆動回路の「逓倍機能」をオンし、第1スイッチ回路106が遮断状態にある場合、第1段に位置する第2シフトレジスタB_1内の信号出力回路104と第2電源端との間は切断され、第1段に位置する第2シフトレジスタB_1は正常に動作できず、ゲート駆動回路の「逓倍機能」をオフする。
図6bは、図6aに示す、第1段に位置する第2シフトレジスタの選択可能な回路構造概念図である。図6bに示すように、図6bの信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104の具体的な回路は図4に示すものを用いることができる。
図6bに示す状況は例示的な役割を果たすだけである。本願の実施例において、信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104はそのほかの回路構造を採用してもよく、ここでは逐一例を挙げない。
図7aは本願の実施例において第1段に位置する第2シフトレジスタのもう1つの回路構造概念図である。図7aに示すように、図6aに示す状況と異なるのは、図7aにおける第1スイッチ回路106は第1段に位置する第2シフトレジスタB_1内の第2制御回路103と第2クロック信号端CKBとの間に設置され、第1スイッチ回路106は第2制御回路103と第2クロック信号端CKBとの間のオンオフを制御するためのものであるということである。
具体的に、第1スイッチ回路106が導通状態にある時、第1段に位置する第2シフトレジスタB_1内の第2制御回路103と第2クロック信号端との間は導通され、第1段に位置する第2シフトレジスタB_1は正常に動作でき、ゲート駆動回路の「逓倍機能」をオンし、第1スイッチ回路106が遮断状態にある時、第1段に位置する第2シフトレジスタB_1内の第2制御回路103と第2クロック信号端との間は遮断され、第1段に位置する第2シフトレジスタB_1は正常に動作できず、ゲート駆動回路の「逓倍機能」をオフする。
図7bは、図7aに示す、第1段に位置する第2シフトレジスタの選択可能な回路構造概念図である。図7bに示すように、図7bの信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104の具体的な回路は図4に示すものを用いることができる。
図7bに示す状況は例示的な役割を果たすだけである。本願の実施例において、信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104はそのほかの回路構造を用いてもよく、ここでは逐一例を挙げない。
図6bと図7bの図示を引き続き参照すると、一部の実施例において、第1スイッチ回路106は第11トランジスタM11を含む。第1スイッチ回路106が信号出力回路104と第2電源端との間に設置される時、第11トランジスタM11の制御極はスイッチ制御端SCに結合され、第11トランジスタM11の第1極は第2電源端に結合され、第11トランジスタM11の第2極は信号出力回路104に結合され、第1スイッチ回路106が第2制御回路103と第2クロック信号端CKBとの間に設置される時、第11トランジスタM11の制御極はスイッチ制御端SCに結合され、第11トランジスタM11の第1極は第2クロック信号端CKBに結合され、第11トランジスタM11の第2極は第2制御回路103に結合される。
図7bでは、第1スイッチ回路106（第11トランジスタM11）は第2クロック信号端と第4トランジスタM4の第1極との間に設置されるという状況しか例示的に示されていない。勿論、第1スイッチ回路106（第11トランジスタM11）は第2クロック信号端と第5トランジスタM5の制御極との間に設置されてもよい。
図8は本願の実施例において第1段に位置する第2シフトレジスタのもう1つの回路構造概念図である。図8に示す、図6a～7bに示す状況と異なり、図8に示す情况において第1スイッチ回路106は信号ライト回路101と信号入力端INPUTとの間に設置され、第1スイッチ回路106は、第1スイッチ制御端SCにより提供された第1スイッチ制御信号の制御に応じて、信号ライト回路101と信号入力端INPUTとの間のオンオフを制御するように配置される。
具体的に、第1スイッチ回路106が導通状態にある時、第1段に位置する第2シフトレジスタB_1内の信号ライト回路101と信号入力端INPUTとの間は導通され、第1段に位置する第2シフトレジスタB_1は正常に動作でき、ゲート駆動回路の「逓倍機能」をオンし、第1スイッチ回路106が遮断状態にある場合、第1段に位置する第2シフトレジスタB_1内の信号ライト回路101と信号入力端INPUTとの間は切断され、第1段に位置する第2シフトレジスタB_1は正常に動作できず、ゲート駆動回路の「逓倍機能」をオフする。
一部の実施例において、第1スイッチ回路106は第11トランジスタM11を含み、第11トランジスタM11の制御極は第1スイッチ制御端SCに結合され、第11トランジスタM11の第1極は信号入力端INPUTに結合され、第11トランジスタM11の第2極は信号ライト回路101に結合される。
信号ライト回路101と信号入力端INPUTとの間が切断される時、信号ライト回路101において信号入力端INPUTを結合するための一端N6はフローティング状態（floating）にあり、外部干渉を受けて電圧が偏移を発生しやすい。信号ライト回路101において信号入力端INPUTを結合する一端N6の電圧が高レベル状態に偏移すると、第1段に位置する第2シフトレジスタは誤った出力を発生し、後の各段の第2シフトレジスタも誤った出力を発生し、ひいてはゲート駆動回路の「逓倍機能」は異常にオンする。
ゲート駆動回路の「逓倍機能」の異常にオンするという技術課題を解決するために、本願の実施例は相応の解決案を提供している。図9は本願の実施例において第1段に位置する第2シフトレジスタのさらにもう1つの回路構造概念図である。図8に示す状況と異なり、図9に示す状況において逓倍制御回路内に第1段に位置する第2シフトレジスタには第1給電回路107が配置され、第1給電回路107は信号ライト回路101、第1スイッチ回路106、第1電源端、第2スイッチ制御端SCBに結合され、第1給電回路107は第2スイッチ制御端SCBにより提供された第2スイッチ制御信号の制御に応じて信号ライト回路101へ第1動作電圧を書き込むように設置される。
本願の実施例において、第1スイッチ回路106は信号ライト回路101と信号入力端INPUTとの間の断路を制御する時、第2スイッチ制御信号により第1給電回路107が動作するように制御することができる。具体的に、第1給電回路107は第1動作電圧を信号ライト回路101の信号入力端INPUTと結合するための一端N6に書き込んで当該端の電圧の安定を維持し、ひいてはゲート駆動回路の「逓倍機能」が異常にオンするのを避けることができる。
図9に示すように、一部の実施例において第1給電回路107は第14トランジスタM14を含み、第14トランジスタM14の制御極は第2スイッチ制御端SCBに結合され、第14トランジスタM14の第1極は第1電源端に結合され、第14トランジスタM14の第2極は信号ライト回路101と第1スイッチ回路106に結合される。
図8、9における信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104の具体的な回路は図4に示すものを用いることができる。
図10は本願の実施例が提供するもう1つの第2シフトレジスタの回路構造概念図である。図10に示すように、一部の実施例において逓倍制御回路1において第1段に位置する第2シフトレジスタには第1スイッチ回路106と第2給電回路109が配置されている。第1スイッチ回路の具体的な実施案は前の実施例における内容（図10では第1スイッチ回路106は図9に示す状況を用いることのみ示す）を参照可能であり、ここでは改めて説明しない。以下では第2給電回路についてのみ詳細に説明する。
第2給電回路109は第1電源端、第1段に位置する第2シフトレジスタB_1の信号出力端OUTと第2スイッチ制御端SCBに結合され、第2給電回路109は第2スイッチ制御端SCBにより提供された第2スイッチ制御信号の制御に応じて第1段に位置する第2シフトレジスタB_1の信号出力端OUTに第1動作電圧を書き込むように配置される。
第1スイッチ回路106により信号出力回路と第2電源端との間を切断するか（図6aに示す第1スイッチ回路106は信号出力回路と第2電源端との間に設けられる）、または第2制御回路103と第2クロック信号端との間を切断するか（図7aに示す第1スイッチ回路106は第2制御回路103と第2クロック信号端CKBとの間に設けられる）、または信号ライト回路101と信号入力端INPUTとの間を切断する（図8に示す第1スイッチ回路106は信号ライト回路101と信号入力端INPUTとの間に設けられる）時、第2スイッチ制御信号により第2給電回路109は接続されている第2シフトレジスタの信号出力端OUTに第1動作電圧を書き込むように制御することで、第1段に位置する第2シフトレジスタB_1の信号出力端OUTに対してノイズ低減処理を行い、ひいてはゲート駆動回路の「逓倍機能」が異常にオンするのを避けることができる。
一部の実施例において、第2給電回路109は第15トランジスタM15を含み、第15トランジスタM15の制御極は第2スイッチ制御端SCBに結合され、第15トランジスタM15の第1極は第1電源端に結合され、第15トランジスタM15の第2極は第1段に位置する第2シフトレジスタB_1の信号出力端OUTに結合される。
図11は本願の実施例において第1段に位置する第2シフトレジスタのさらにもう1つの回路構造概念図である。図11に示すように、図9、10に示す状況と異なり、図11に示す、第1段に位置する第2シフトレジスタB_1には第1給電回路107（第14トランジスタM14を含む）と第2給電回路109（第15トランジスタM15を含む）が同時に配置されている。
一部の実施例において、ゲート駆動回路は反転回路108をさらに含み、反転回路108の入力端は第1スイッチ制御端SCに結合され、反転回路108の出力端は第2スイッチ制御端SCBに結合され、反転回路108は入力端の信号に対して反転処理を行うように配置される。具体的に、反転回路108は第1スイッチ制御端SCにより提供された第1スイッチ制御信号に対して反転処理を行うことで、第2スイッチ制御信号を得る。この時、2つの異なるスイッチ制御端SC、SCBに対して、外部チップにより1つのスイッチ制御信号を提供するだけでよい。
一部の実施例において、有効出力回路2において、第1段に位置する第1シフトレジスタA_1の第1信号入力端INPUTと第2信号入力端INPUT’は同一の信号入力端である。即ち、第1段に位置する第1シフトレジスタA_1には1つの信号入力端が配置されており、当該信号入力端は、出力制御信号端と、逓倍制御回路1が逓倍制御信号を出力するための信号出力端OUTと同時に結合される。
図12aは本願の実施例において第1段に位置する第1シフトレジスタの回路構造概念図である。図12aに示すように、一部の実施例において、第1段に位置する第1シフトレジスタA_1の第1信号入力端INPUTと第2信号入力端INPUT’は異なる信号入力端であり、第1段に位置する第1シフトレジスタA_1は第2スイッチ回路110と第3スイッチ回路111をさらに含む。
第2スイッチ回路110は第1段に位置する第1シフトレジスタ内の信号ライト回路101と第1信号入力端INPUTとの間に設置され、第2信号入力端INPUT’に結合され、第2スイッチ回路110は第2信号入力端INPUT’により提供された信号の制御に応じて、信号ライト回路101と第1信号入力端INPUTとの間のオンオフを制御するように配置される。
第3スイッチ回路111は第1段に位置する第1シフトレジスタA_1内の信号ライト回路101と第2信号入力端INPUT’との間に設置され、第1信号入力端INPUTに結合され、第3スイッチ回路111は第1信号入力端INPUTにより提供された信号の制御に応じて、信号ライト回路101と第2信号入力端INPUT’との間のオンオフを制御するように配置される。
一部の実施例において、第2スイッチ回路110は第12トランジスタM12を含み、第3スイッチ回路111は第13トランジスタM13を含む。第12トランジスタM12の制御極は第2信号入力端INPUT’に結合され、第12トランジスタM12の第1極は第1信号入力端INPUTに結合され、第12トランジスタM12の第2極は信号ライト回路101に結合され、第13トランジスタM13の制御極は第1信号入力端INPUTに結合され、第13トランジスタM13の第1極は第2信号入力端INPUT’に結合され、第13トランジスタM13の第2極は信号ライト回路101に結合される。
図12bは、図12aに示す第1段に位置する第1シフトレジスタに基づく選択可能な回路構造概念図である。図12bに示すように、図12bの信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104の具体的な回路は図4に示すものを用いることができる。
図12bに示す状況は例示的な役割を果たすに過ぎない。本願の実施例において、信号ライト回路101、第1制御回路102、第2制御回路103と信号出力回路104はそのほかの回路構造を用いてもよく、ここでは逐一例を挙げない。
本願の実施例は表示基板をさらに提供し、当該表示基板は、上記実施例が提供するゲート駆動回路と表示領域に位置する複数本のゲートラインを含む。ゲートラインはゲート駆動回路内に対応する1つの第1シフトレジスタの信号出力端に結合される。当該ゲート駆動回路についての具体的な説明は前の実施例における内容を参可能であり、ここでは改めて説明しない。
本願の実施例は、上記実施例により提供された表示基板と、表示基板と対向して設置された対向基板とを含む表示装置をさらに提供する。当該表示基板についての具体的な記述は前の実施例における内容を参照可能であり、ここでは改めて説明しない。
表示装置は、電子ペーパー、液晶表示パネル、LED パネル、OLEDパネル、携帯電話、タブレットPC、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置等、表示機能を有するあらゆる製品または部材であってよい。
図13は本願の実施例が提供するゲート駆動方法の方法フロー図である。図13に示すように、当該ゲート駆動方法は上記実施例が提供するゲート駆動回路に基づくものであり、当該ゲート駆動方法は以下のステップを含む。
ステップS1：出力制御信号に応じて有効出力回路における各段のシフトレジスタは走査信号を順に出力し、逓倍制御回路は予め設定された時間を経て有効出力回路において第1段に位置する第1シフトレジスタの第2信号入力端に逓倍制御信号を提供する。
ステップS2：逓倍制御信号に応じて、有効出力回路における各段のシフトレジスタは走査信号を順に出力する。
ステップS1とステップS2についての具体的な説明は前の実施例における対応内容を参照可能であり、ここでは改めて説明しない。
本願の技術案は有効出力回路を基に逓倍制御回路を設置するものであり、逓倍制御回路は、出力制御信号を受信してから予め設定された時間を経て第2信号入力端に逓倍制御信号を提供することで、有効出力回路が逓倍出力を実現するようにしている。即ち、ゲート駆動回路により出力された走査の周波数の上限を上げ、PWM信号周波数が低すぎることによる、OLEDに肉眼で識別可能なフリッカの出現を効果的に避けることができる。
上述した実施形態は本願の原理を説明するための例示的実施形態に過ぎず、本願はこれらに限定されない。当業者にとっては、本願の精神および主旨を逸脱しない範囲で種々の変形と改良が可能であり、それらも本願の請求範囲に含まれると見なす。

Claims (24)

  1. 逓倍制御回路および有効出力回路を含み、前記有効出力回路は、カスケード接続されたいくつかの第1シフトレジスタを含み、前記有効出力回路において第1段に位置する前記第1シフトレジスタには第1信号入力端および第2信号入力端が配置され、前記第1信号入力端は出力制御信号線に結合され、前記第2信号入力端は前記逓倍制御回路に結合され、前記有効出力回路において前記第1段に位置する前記第1シフトレジスタ以外のそのほかの前記第1シフトレジスタには、いずれも第1カスケード接続信号入力端が配置され、前記そのほかの第1シフトレジスタの前記第1カスケード接続信号入力端はそれぞれに対応する前段の第1シフトレジスタの信号出力端に結合され、
    前記逓倍制御回路は、前記出力制御信号線に結合され、前記出力制御信号線により提供された出力制御信号の制御に応じて、前記出力制御信号を受信してから予め設定された時間を経て前記第2信号入力端へ逓倍制御信号を提供するように配置され、
    前記第1段に位置する前記第1シフトレジスタは、前記出力制御信号の制御に応じて走査信号を出力し、前記逓倍制御信号の制御に応じて走査信号を出力するように配置される
    ゲート駆動回路。
  2. 前記逓倍制御回路は、カスケード接続されたいくつかの第2シフトレジスタを含み、
    前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第3信号入力端が配置され、前記第3信号入力端は前記出力制御信号線に結合され、
    前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタ以外のそのほかの第2シフトレジスタには、いずれも第2カスケード接続信号入力端が配置され、前記そのほかの第2シフトレジスタの前記第2カスケード接続信号入力端はそれぞれに対応する前段の第2シフトレジスタの信号出力端に結合され、
    前記逓倍制御回路において最終段に位置する前記第2シフトレジスタの信号出力端は前記第2信号入力端に結合される
    請求項1に記載のゲート駆動回路。
  3. 前記逓倍制御回路において前記第2シフトレジスタは、信号ライト回路、第1制御回路、第2制御回路および信号出力回路を含み、
    前記信号ライト回路、前記第1制御回路、前記第2制御回路および前記信号出力回路の四者は第1ノードに結合され、前記第1制御回路および前記第2制御回路の両者は第2ノードに結合され、前記第2制御回路および前記信号出力回路の両者は第3ノードに結合され、
    前記信号ライト回路は、対応する信号入力端および第1クロック信号端に結合され、前記第1クロック信号端により提供された第1クロック信号の制御に応じて、対応する信号入力端により提供された信号を前記第1ノードに書き込むように配置され、
    前記第1制御回路は、第1電源端および前記第1クロック信号端に結合され、前記第1クロック信号の制御に応じて前記第1電源端により提供された第1動作電圧を前記第2ノードに書き込み、前記第1ノードでの電圧の制御に応じて前記第1クロック信号を前記第2ノードに書き込むように配置され、
    前記第2制御回路は、前記第2電源端および第2クロック信号端に結合され、前記第2ノードでの電圧および前記第2クロック信号端により提供された第2クロック信号の制御に応じて前記第2クロック信号を前記第3ノードに書き込み、前記第1ノードでの電圧の制御に応じて前記第2電源端により提供された第2動作電圧を前記第3ノードに書き込むように配置され、
    前記信号出力回路は、前記第1電源端および前記第2電源端に結合され、前記第1ノードでの電圧の制御に応じて前記第1動作電圧を前記信号出力端に書き込み、前記第3ノードでの電圧の制御に応じて前記第2動作電圧を前記信号出力端に書き込むように配置される
    請求項1に記載のゲート駆動回路。
  4. 前記信号ライト回路は第1トランジスタを含み、前記第1制御回路は第2トランジスタおよび第3トランジスタを含み、前記第2制御回路は第4トランジスタ、第5トランジスタ、第6トランジスタおよび第1コンデンサを含み、前記信号出力回路は第7トランジスタ、第8トランジスタおよび第2コンデンサを含み、
    前記第1トランジスタの制御極は前記第1クロック信号端に結合され、前記第1トランジスタの第1極は前記信号入力端に結合され、前記第1トランジスタの第2極は前記第1ノードに結合され、
    前記第2トランジスタの制御極は前記第1ノードに結合され、前記第2トランジスタの第1極は前記第1クロック信号端に結合され、前記第2トランジスタの第2極は前記第2ノードに結合され、
    前記第3トランジスタの制御極は前記第1クロック信号端に結合され、前記第3トランジスタの第1極は前記第1電源端に結合され、前記第3トランジスタの第2極は前記第2ノードに結合され、
    前記第4トランジスタの制御極は前記第2ノードに結合され、前記第4トランジスタの第1極は前記第2クロック信号端に結合され、前記第4トランジスタの第2極は前記第5トランジスタの第1極に結合され、
    前記第5トランジスタの制御極は前記第2クロック信号端に結合され、前記第5トランジスタの第2極は前記第3ノードに結合され、
    前記第6トランジスタの制御極は前記第1ノードに結合され、前記第6トランジスタの第1極は前記第2電源端に結合され、前記第6トランジスタの第2極は前記第3ノードに結合され、
    前記第1コンデンサの第1端は前記第2ノードに結合され、前記第1コンデンサの第2端は前記第4トランジスタの第2極に結合され、
    前記第7トランジスタの制御極は前記第3ノードに結合され、前記第7トランジスタの第1極は前記第2電源端に結合され、前記第7トランジスタの第2極は前記信号出力端に結合され、
    前記第8トランジスタの制御極は前記第1ノードに結合され、前記第8トランジスタの第1極は前記第1電源端に結合され、前記第8トランジスタの第2極は前記信号出力端に結合され、
    前記第2コンデンサの第1端は前記第3ノードに結合され、前記第3コンデンサの第2端は前記第2電源端に結合される
    請求項3に記載のゲート駆動回路。
  5. 前記第2シフトレジスタはノイズ低減回路をさらに含み、
    前記ノイズ低減回路は前記第1ノード、前記第2ノード、前記第2電源端および前記第2クロック信号端に結合され、前記第2クロック信号および前記第2ノードでの電圧の制御に応じて前記第1ノードでの電圧に対してノイズ低減処理を行うように配置される
    請求項3に記載のゲート駆動回路。
  6. 前記ノイズ低減回路は第9トランジスタ、第10トランジスタおよび第3コンデンサを含み、
    前記第9トランジスタの制御極は前記第2ノードに結合され、前記第9トランジスタの第1極は前記第2電源端に結合され、前記第9トランジスタの第2極は前記第10トランジスタの第1極に結合され、
    前記第10トランジスタの制御極は前記第2クロック信号端に結合され、前記第10トランジスタの第2極は前記第1ノードに結合され、
    前記第3コンデンサの第1端は前記第1ノードに結合され、前記第3コンデンサの第2端は前記第2クロック信号端に結合される
    請求項5に記載のゲート駆動回路。
  7. 前記有効出力回路における前記第1シフトレジスタは前記逓倍制御回路における第2シフトレジスタと同一の回路構造を有する
    請求項3～6のいずれか1項に記載のゲート駆動回路。
  8. 前記有効出力回路において前記第1段に位置する前記第1シフトレジスタの前記第1信号入力端および前記第2信号入力端は同一の信号入力端である
    請求項7に記載のゲート駆動回路。
  9. 前記有効出力回路において前記第1段に位置する前記第1シフトレジスタの前記第1信号入力端および前記第2信号入力端は異なる信号入力端であり、
    前記第1段に位置する前記第1シフトレジスタには第2スイッチ回路および第3スイッチ回路が配置され、
    前記第2スイッチ回路は前記信号ライト回路と前記第1信号入力端との間に設置され、前記第2信号入力端に結合され、前記第2信号入力端により提供された信号の制御に応じて前記信号ライト回路と前記第1信号入力端との間のオンオフを制御するように配置され、
    前記第3スイッチ回路は前記信号ライト回路と前記第2信号入力端との間に設置され、前記第1信号入力端に結合され、前記第1信号入力端により提供された信号の制御に応じて、前記信号ライト回路と前記第2信号入力端との間のオンオフを制御するように配置される
    請求項7に記載のゲート駆動回路。
  10. 前記第2スイッチ回路は第12トランジスタを含み、前記第3スイッチ回路は第13トランジスタを含み、
    前記第12トランジスタの制御極は前記第2信号入力端に結合され、前記第12トランジスタの第1極は前記第1信号入力端に結合され、前記第12トランジスタの第2極は前記信号ライト回路に結合され、
    前記第13トランジスタの制御極は前記第1信号入力端に結合され、前記第13トランジスタの第1極は前記第2信号入力端に結合され、前記第13トランジスタの第2極は前記信号ライト回路に結合される
    請求項9に記載のゲート駆動回路。
  11. 前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記信号出力回路と前記第2電源端との間に設置され、第1スイッチ制御端に結合され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記信号出力回路と前記第2電源端との間のオンオフを制御するように配置される
    請求項3～10のいずれか1項に記載のゲート駆動回路。
  12. 前記第1スイッチ回路は第11トランジスタを含み、
    前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記第2電源端に結合され、前記第11トランジスタの第2極は前記信号出力回路に結合される
    請求項11に記載のゲート駆動回路。
  13. 前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記第2制御回路と前記第2クロック信号端との間に設置され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記第2制御回路と前記第2クロック信号端との間のオンオフを制御するように配置される
    請求項3～10のいずれか1項に記載のゲート駆動回路。
  14. 前記第1スイッチ回路は第11トランジスタを含み、
    前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記第2クロック信号端に結合され、前記第11トランジスタの第2極は前記第2制御回路に結合される
    請求項13に記載のゲート駆動回路。
  15. 前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第1スイッチ回路が配置され、前記第1スイッチ回路は前記信号ライト回路と前記信号入力端との間に設置され、第1スイッチ制御端に結合され、前記第1スイッチ制御端により提供された第1スイッチ制御信号の制御に応じて前記信号ライト回路と前記信号入力端との間のオンオフを制御するように配置される
    請求項3～10のいずれか1項に記載のゲート駆動回路。
  16. 前記第1スイッチ回路は第11トランジスタを含み、
    前記第11トランジスタの制御極は第1スイッチ制御端に結合され、前記第11トランジスタの第1極は前記信号入力端に結合され、前記第11トランジスタの第2極は前記信号ライト回路に結合される
    請求項15に記載のゲート駆動回路。
  17. 前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第1給電回路が配置され、
    前記第1給電回路は前記信号ライト回路、前記第1スイッチ回路、前記第1電源端および第2スイッチ制御端に結合され、前記第2スイッチ制御端により提供された前記第2スイッチ制御信号の制御に応じて前記信号ライト回路に前記第1動作電圧を書き込むように配置される
    請求項15、16に記載のゲート駆動回路。
  18. 前記第1給電回路は第14トランジスタを含み、
    前記第14トランジスタの制御極は前記第2スイッチ制御端に結合され、前記第14トランジスタの第1極は前記第1電源端に結合され、前記第14トランジスタの第2極は前記信号ライト回路および前記第1スイッチ回路に結合される
    請求項17に記載のゲート駆動回路。
  19. 前記逓倍制御回路において前記第1段に位置する前記第2シフトレジスタには第2給電回路が配置され、
    前記第2給電回路は前記第1電源端、前記第1段に位置する前記第2シフトレジスタの信号出力端および第2スイッチ制御端に結合され、前記第2スイッチ制御端により提供された前記第2スイッチ制御信号の制御に応じて前記第2シフトレジスタの信号出力端へ前記第1動作電圧を書き込むように配置される
    請求項11～18のいずれか1項に記載のゲート駆動回路。
  20. 前記第2給電回路は第15トランジスタを含み、
    前記第15トランジスタの制御極は前記第2スイッチ制御端に結合され、前記第15トランジスタの第1極は前記第1電源端に結合され、前記第15トランジスタの第2極は第1段に位置する第2シフトレジスタの信号出力端に結合される
    請求項19に記載のゲート駆動回路。
  21. 反転回路をさらに含み、前記反転回路の入力端は前記第1スイッチ制御端に結合され、前記反転回路の出力端は前記第2スイッチ制御端に結合される
    請求項17～20のいずれか1項に記載のゲート駆動回路。
  22. 請求項1～21のいずれか1項に記載のゲート駆動回路および表示領域内に位置する複数本のゲートラインを含み、
    前記ゲートラインは前記ゲート駆動回路における1つの対応する第1シフトレジスタの信号出力端に結合される
    表示基板。
  23. 請求項22に記載の表示基板と、前記表示基板と対向して設置された対向基板とを含む
    表示装置。
  24. 請求項1～21のいずれか1項に記載のゲート駆動回路に基づき、
    前記出力制御信号に応じて前記有効出力回路における各段のシフトレジスタは順に走査信号を出力し、前記逓倍制御回路は予め設定された時間を経て前記有効出力回路において第1段に位置する第1シフトレジスタの前記第2信号入力端へ逓倍制御信号を提供するステップと、
    前記逓倍制御信号に応じて前記有効出力回路における各段のシフトレジスタは順に走査信号を出力するステップと、
    を含むゲート駆動方法。
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