KR102373689B1

KR102373689B1 - 표시장치 및 이의 구동방법

Info

Publication number: KR102373689B1
Application number: KR1020170143520A
Authority: KR
Inventors: 박광모
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-10-31
Filing date: 2017-10-31
Publication date: 2022-03-15
Also published as: KR20190048510A

Abstract

본 발명의 표시장치는 픽셀 어레이, 제1 및 제2 시프트레지스터, 제1 및 제2 스위치, 타이밍 콘트롤러를 포함한다. 픽셀 어레이에는 게이트라인을 통해서 게이트펄스를 공급받는 픽셀들이 배치된다. 제1 및 제2 시프트레지스터는 픽셀 어레이의 양측에 각각 배치되어, 게이트펄스를 출력한다. 제1 스위치는 제1 시프트레지스터와 게이트라인을 연결시키고, 제2 스위치는 제2 시프트레지스터와 게이트라인을 연결시킨다. 타이밍 콘트롤러는 제1 및 제2 시프트레지스터의 오동작 여부에 따라, 제1 및 상기 제2 스위치를 선택적으로 턴-오프 시킨다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method thereof}

본 발명은 표시장치 및 이의 구동방법에 관한 것이다.

평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다.

일반적으로 표시장치는 게이트신호에 의해서 턴-온 되는 트랜지스터를 이용하여 데이터전압을 픽셀에 공급한다. 표시패널의 사이즈가 커지고 해상도가 높아지면서 게이트라인의 길이가 길어지고 게이트라인에 연결되는 트랜지스터들이 많아지면서, 게이트신호의 지연 현상으로 인하여 휘도 불균일에 의한 문제점이 나타타고 있다.

게이트신호의 지연을 해결하기 위해서 게이트라인의 양 단에서 게이트신호를 공급하는 더블 피딩(double feeding) 방식이 이용되기도 하지만, 더블 피딩 방식을 위해서는 게이트 구동부가 2개 필요하고, 어느 하나의 게이트 구동부만이 불량이어도 표시패널 전체가 불량이 되기 때문에 제품 수율이 저하되기도 한다. 또한, 제품 제작 단계에서는 한 쌍의 게이트 구동부가 정상적으로 동작하더라도, 사용에 따라서 게이트 구동부가 오동작이 발생하는 것에 대한 대응책이 없다.

본 발명은 게이트신호의 지연 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다. 특히, 본 발명은 더블 피딩 방식으로 구동하는 표시패널에서, 한 쌍의 게이트 구동부 중에서 어느 하나가 불량일 경우에도 게이트신호의 지연으로 인한 문제점을 해결할 수 있는 표시장치 및 이의 구동방법을 개선하기 위한 것이다.

본 발명은 더블 피딩을 위한 한 쌍의 시프트레지스터 중에서 어느 하나가 불량일 경우에도, 정상적인 시프트레지스터의 구동 주파수를 가변하여 게이트신호의 딜레이 문제를 개선할 수 있다.

그리고, 오동작이 발생하는 시프트레지스터와 게이트라인의 연결을 차단함으로써, 오동작이 발생한 시프트레지스터로 게이트신호가 유입되어 구동의 신뢰성이 저하되는 것을 개선할 수 있다.

또한, 하나의 시프트레지스터로 구동할 때에는 감마전압을 가변함으로써, 구동 주파수의 변경으로 인해서 휘도가 달라질 수 있는 현상을 방지할 수 있다.

도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 제1 시프트레지스터를 나타내는 도면이다.
도 3은 제1 및 제2 스위치부와 게이트라인들의 연결을 나타내는 도면이다.
도 4는 본 발명에 의한 표시장치의 구동방법을 나타내는 순서도이다.
도 5는 프레임 레이트를 설명하는 도면이다.
도 6은 구동 주파수에 따른 스캔기간을 설명하는 도면이다.
도 7은 감마전압을 변경하는 실시 예를 설명하는 도면이다.
도 8은 시프트레지스터의 오동작 여부를 판단하는 방법을 나타내는 순서도이다.
도 9는 실시 예에 의한 픽셀을 나타내는 도면이다.
도 10은 센싱방법을 설명하는 도면이다.
도 11은 게이트신호의 비정상 여부를 판단하는 방법을 설명하는 도면이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.

도 1을 참조하면, 본 발명에 의한 유기발광다이오드 표시장치는 픽셀들(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동부(120), 게이트 구동부(130,141,142) 및 타이밍 콘트롤러(110)를 구비한다.

표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 픽셀 어레이(100A) 및 시프트레지스터(140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.

픽셀 어레이(100A)는 복수 개의 픽셀(P)들을 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀(P)들은 제1 내지 제n 픽셀라인(HL1 내지 HLn)들을 따라 배열된다. 각각의 픽셀(P)은 컬럼라인(Column Line)을 따라 배열되는 데이터라인들(DL1~DL(m)) 중에서 어느 하나와 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인들(GL1~GL(n))들 중에서 어느 하나와 연결된다. 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 연결되고, 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들은 제n 게이트라인(GL(n))과 연결된다.

타이밍 콘트롤러(110)는 데이터 구동부(120) 및 게이트 구동부(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 타이밍 콘트롤러(110)는 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.

데이터 구동부(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 이를 위해서 데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다.

게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트레지스터부(141,142)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성되고, 시프트레지스터부(141,142)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.

레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭신호들 및 스타트신호(VST) 등의 게이트 제어신호(GDC)를 레벨 쉬프팅한 후 시프트레지스터부(141,142)에 공급한다. 시프트레지스터부(141,142)는 레벨 시프터(130)로부터 제공받는 게이트 제어신호(GDC)를 바탕으로 게이트신호를 생성한다.

시프트레지스터부(141,142)는 제1 및 제2 시프트레지스터(141,142)를 포함한다. 제1 시프트레지스터(141)는 픽셀 어레이(100A)의 일측에 배치되어, 제1 내지 제n 게이트펄스(GS1~GS(n))를 순차적으로 출력한다. 제2 시프트레지스터(142)는 픽셀 어레이(100A)의 일측에 배치되어, 제1 내지 제n 게이트펄스(GS1~GS(n))를 순차적으로 출력한다.

도 2는 제1 시프트레지스터의 구성을 나타내는 모식도이다.

도 2를 참조하면, 제1 시프트레지스터(141)는 서로 종속적으로 연결되는 제1 내지 제n 스테이지들(STG1~ STG(n))를 포함한다. 제1 스테이지(STG1)는 제1 게이트신호(GS1)를 생성하고, 제2 스테이지(STG2)는 제2 게이트신호(GS2)를 생성한다. 마찬가지로, 제n 스테이지(STG(n))는 제n 게이트신호(GS(n))를 생성한다. 제1 스테이지(STG1)는 스타트신호를 입력받아 동작을 하고, 제2 스테이지(STG2) 내지 제n 스테이지(STG(n))은 이전 스테이지의 게이트신호를 캐리신호로 인가받음으로써 동작한다. 스테이지들의 구성은 다양한 실시 예로 구현될 수 있다.

제2 시프트레지스터(142)는 제1 시프트레지스터(141)와 동일한 구성으로 구현될 수 있다.

제1 및 제2 스위치부(151,152)는 각각 제1 시프트레지스터(141) 및 제2 시프트레지스터(142)를 픽셀 어레이(100A)와 연결시킨다. 이를 살펴보면 다음과 같다.

도 3은 픽셀 어레이와 시프트레지스터의 연결관계를 나타내는 도면이다. 이하, 본 명세서에서 게이트라인, 게이트신호 및 스테이지를 특정할 필요가 없을 경우에는 게이트라인(GL), 게이트신호(GS) 및 스테이지(STG)로 통칭하여 도면부호를 사용하기로 한다.

도 3을 참조하면, 제1 및 제2 스위치부(151,152)는 n 개의 게이트라인(GL)에 일대일로 연결되는 n 개의 제1 스위치(SW1)들과 n 개의 제2 스위치(SW2)들을 포함한다. 제1 스위치(SW1)들 각각은 제1 시프트레지스터(141)에 속하는 스테이지들(STG)의 출력단(SRO)들 중에서 어느 하나와 게이트라인(GL) 중에서 어느 하나를 선택적으로 연결시킨다. 제2 스위치(SW2)들 각각은 제2 시프트레지스터(142)에 속하는 스테이지(STG)들의 출력단(SRO)들 중에서 어느 하나와 게이트라인(GL)들 중에서 어느 하나를 선택적으로 연결시킨다.

제1 내지 제n 게이트라인들(GL1~GL(n)) 각각은 제1 스위치(SW1)를 통해서 제1 시프트레지스터(141)가 출력하는 게이트신호(GS)를 공급받고, 제2 스위치(SW2)를 통해서 제2 시프트레지스터(142)가 출력하는 게이트신호(GS)를 공급받는다. 이와 같이, 제1 내지 제n 게이트라인들(GL1~GL(n))은 양 끝단에서 동시에 게이트신호(GS)를 공급받는 더블 피딩(double feeding) 방식으로 구동되기 때문에 게이트신호(GS)의 딜레이 현상으로 인해서 픽셀(P)에 데이터를 기입하는 스캔기간이 줄어드는 문제점을 개선할 수 있다.

또한, 제1 내지 제n 게이트라인들(GL1~GL(n))은 제1 스위치(SW1)들을 통해서 제1 시프트레지스터(141)와 연결되고, 제2 스위치(SW2)들을 통해서 제2 시프트레지스터(142)와 연결된다. 즉, 제1 및 제2 스위치들(SW1,SW2)의 동작에 따라서, 제1 내지 제n 게이트라인들(GL1~GL(n))은 어느 하나의 시프트레지스터를 통해서만 게이트신호를 공급받는 싱글 피딩(single feeding) 방식으로 구동될 수 있다.

제1 및 제2 스위치들(SW1,SW2)은 제1 시프트레지스터(141) 또는 제2 시프트레지스터(142)의 오동작 여부에 따라 스위칭된다. 이에 대해서 자세히 살펴보면 다음과 같다.

도 4는 본 발명의 표시장치의 구동방법을 나타내는 순서도이다.

제1 단계 및 제2 단계(S401,S402)에서, 타이밍 콘트롤러(110)는 제1 및 제2 시프트레지스터들(141,142)의 오동작 여부를 판별한다. 제1 및 제2 시프트레지스터들(141,142)의 오동작의 판별은 표시패널(100)의 제품 출하 전에 검사 공정에서 이루어질 수 있고, 제품 출하 이후에 표시패널(100)을 구동하는 과정에서 실시간으로 판별할 수도 있다. 표시패널(100) 구동 과정에서 제1 및 제2 시프트레지스터들(141,142)의 오동작을 판별하는 방법은 후술하기로 한다.

제3 단계(S403)에서, 제1 및 제2 시프트레지스터들(141,142)이 모두 정상 동작한다면, 제1 및 제2 스위치들(SW1,SW2)은 모두 턴-온 상태를 유지한다. 그 결과, 제1 내지 제n 게이트라인들(GL1~GL(n))은 더블 피딩 방식으로 게이트신호(GS)를 공급받는다.

제4 단계 및 제6 단계(S404,S406)에서, 제1 및 제2 시프트레지스터들(141,142) 중에서 어느 하나가 오동작일 경우에, 타이밍 콘트롤러(110)는 제1 스위치 제어신호(GC1) 또는 제2 스위치 제어신호(GC2)를 출력한다. 제1 스위치 제어신호(GC1)는 제1 스위치(SW1)들을 턴-오프시키는 턴-오프 전압이고, 제2 스위치 제어신호(GC2)는 제2 스위치(SW2)들을 턴-오프시키는 턴-오프 전압이다.

타이밍 콘트롤러(110)는 제1 시프트레지스터(141)가 오동작일 경우에, 제1 스위치 제어신호(GC1)를 출력하여 제1 시프트레지스터(141)와 게이트라인들(GL1~GL(n))을 차단시킨다. 마찬가지로, 타이밍 콘트롤러(110)는 제2 시프트레지스터(142)가 오동작일 경우에, 제2 스위치 제어신호(GC2)를 출력하여 제2 시프트레지스터(142)와 게이트라인(GL)들을 차단시킨다.

싱글 피딩 구동 과정에서, 타이밍 콘트롤러(110)는 제5 단계(S405)와 같은 구동 주파수를 가변하는 단계를 포함한다. 즉, 제1 및 제2 시프트레지스터들(141,142) 중에서 어느 하나가 오동작일 경우에, 타이밍 콘트롤러(110)는 구동 주파수를 가변한다.

도 5 및 도 6는 타이밍 콘트롤러(110)가 구동 주파수를 가변하는 실시 예를 설명하는 도면들이다.

도 5의 (a)는 더블 피딩 방식에서 구동 주파수를 나타내고 있고, 도 5의 (b)는 싱글 피딩 방식에서 구동 주파수를 나타내고 있다.

도 5의 (a)는 1초 동안에 k(k는 자연수) 번의 프레임 기간을 갖는 구동 타이밍을 도시하고 있으며, 이때 구동 주파수는 kHz가 된다. 1프레임 기간은 픽셀 어레이(100A)의 모든 픽셀(P)들에 데이터를 1회 기입하는 기간으로 정의될 수 있다. 더블 피딩 구동에서, 타이밍 콘트롤러(110)는 k를 120 또는 그 이상으로 설정한다. 즉, 제1 및 제2 시프트레지스터들(141,142)이 모두 정상일 때에는 120Hz이상으로 고속 구동한다.

도 5의 (b)는 1초 동안에 (k-i)(i는 k보다 작은 자연수) 번의 프레임 기간을 갖는 구동 타이밍을 도시하고 있으며, 이때 구동 주파수는 (k-i)Hz가 된다. 싱글 피딩 구동에서, 타이밍 콘트롤러(110)는 구동 주파수를 kHz 보다 낮게 설정한다. 싱글 피딩으로 구동할 때에, 타이밍 콘트롤러(110)는 구동 주파수를 낮추어서 게이트신호(GS)의 출력 기간을 길게 할 수 있고, 그에 따라 데이터기입 기간을 늘릴 수 있다.

도 6의 (a)는 더블 피딩 구동에서 게이트신호 및 데이터전압의 출력 타이밍을 나타내는 도면이고, 도 6의 (b)는 싱글 피딩 구동에서 게이트신호 및 데이터전압의 출력 타이밍을 나타내는 도면이다. 도 6의 (a) 및 (b)에서 1수평기간(1H,1H')은 하나의 픽셀라인(HL)에 데이터전압(Vdata)이 기입되는 구간으로 정의될 수 있다.

도 6의 (a) 및 (b)를 참조하면, 제1 게이트신호(GS1)가 출력되는 기간 동안에 제1 픽셀라인(HL1)에 공급되는 제1 데이터전압(Vdata1)이 출력되고, 제2 게이트신호(GS2)가 출력되는 기간 동안에 제2 픽셀라인(HL2)에 공급되는 제2 데이터전압(Vdata2)이 출력된다. 마찬가지로, 제n 게이트신호(GS(n))가 출력되는 기간 동안에 제n 픽셀라인(HL(n))에 공급되는 제n 데이터전압(Vdata(n))이 출력된다.

도 6의 (a) 및 (b)에서 보는 바와 같이, 구동 주파수가 낮아지면 프레임 레이트가 작아진다. 따라서, 구동 주파수가 kHz일 때의 1수평기간(1H)에 비하여, 구동 주파수가 (k-i)Hz 일 때의 1수평기간(1H')은 더 길다. 예컨대, i가 (1/2)k 일 경우에, 싱글 피딩 구동에서의 1수평기간(1H')은 더블 피딩 구동에서의 1수평기간(1H) 보다 2배가 된다.

본 발명은 싱글 피딩 구동에서 구동 주파수를 낮추기 때문에 데이터전압(Vdata)이 충전되는 기간을 더 길게 확보할 수 있다. 따라서, 싱글 피딩 구동에서 제1 및 제2 시프트레지스터(141,142)가 출력하는 게이트신호(GS)가 지연된다고 할지라도 데이터전압(Vdata)의 기입 기간이 줄어드는 것을 방지할 수 있다.

이와 더불어, 본 발명의 타이밍 콘트롤러(110)는 픽셀(P)들에 기입되는 데이터전압의 크기를 조절할 수도 있다. 이를 위해서 2 개 이상의 감마전압을 미리 설정한 상태에서, 타이밍 콘트롤러(110)는 어느 하나의 감마전압을 선택함으로써 데이터전압(Vdata)의 크기를 조절할 수 있다. 타이밍 콘트롤러(110)는 데이터전압의 크기를 조절함으로써, 구동 주파수가 가변되어서 휘도가 변경되는 것을 보정할 수 있다.

더블 피딩 방식에 대비하여 싱글 피딩 방식에서는 게이트신호의 딜레이로 인해서 휘도가 낮아질 수 있다. 하지만, 구동 주파수가 크게 변경될 때에는 데이터기입 기간이 크게 길어져서 휘도가 높아질 수도 있다. 표시장치는 더블 피딩 방식에서의 계조에 따른 휘도와 싱글 피딩 방식에서의 계조에 따른 휘도를 미리 비교하고, 이를 바탕으로 데이터전압의 크기를 가변한다.

도 7은 데이터전압을 가변하기 위한 감마전압의 일례를 도시하고 있다. 도 7에서 제1 그래프(gr1)는 최대계조(Gmax)에 대응하여 제1 최대전압(Vmax1)을 출력하는 감마전압을 도시하고 있고, 제2 그래프(gr2)는 최대계조(Gmax)에서 제1 최대전압(Vmax1) 보다 낮은 제2 최대전압(Vmax2)을 출력하는 감마전압을 도시하고 있다.

예컨대, 더블 피딩 방식에서 kHz의 구동 주파수로 구동할 때에 비하여, 싱글 피딩 방식에서 (k-i)Hz의 구동 주파수로 구동할 때에 휘도가 낮아진다면, 타이밍 콘트롤러(110)는 데이터전압의 크기를 높인다. 즉, 더블 피딩 방식에서 도 7의 제2 그래프(gr2)의 감마전압을 이용하였다면, 타이밍 콘트롤러(110)는 싱글 피딩 방식에서 도 7의 제1 그래프(gr1)의 감마전압을 선택할 수 있다.

반대로, 더블 피딩 방식에서 kHz의 구동 주파수로 구동할 때에 비하여, 싱글 피딩 방식에서 (k-i)Hz의 구동 주파수로 구동할 때에 휘도가 높아진다면, 타이밍 콘트롤러(110)는 데이터전압의 크기를 낮춘다. 즉, 더블 피딩 방식에서 도 7의 제1 그래프(gr1)의 감마전압을 이용하였다면, 타이밍 콘트롤러(110)는 싱글 피딩 방식에서 도 7의 제2 그래프(gr2)의 감마전압을 선택할 수 있다.

도 8은 제1 및 제2 시프트레지스터의 오동작 여부를 판별하는 방법을 나타내는 순서도이다.

도 8을 참조하면, 제1 단계(S801)에서 타이밍 콘트롤러(110)는 센싱불량 픽셀을 검출한다. 센싱 불량 픽셀(P)들은 센싱 데이터의 크기가 일정 수준 이상이거나, 일정 수준 이하여서 센싱이 불가능한 픽셀들로 규정될 수 있다.

도 9는 픽셀의 실시 예를 나타내는 도면이고, 도 10은 픽셀의 센싱원리를 나타내는 도면이다.

도 9를 참조하면, 유기발광 표시장치에서 실시 예에 의한 픽셀은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 포함한다. 구동 트랜지스터(DT)는 고전위전압(EVDD)의 입력단에 연결되는 드레인전극, 스위칭 트랜지스터(ST)의 소스전극에 연결되는 게이트전극, 및 유기발광다이오드(미도시)의 애노드 전극과 연결되는 소스전극을 포함한다. 스위칭 트랜지스터(ST)는 게이트라인(GL)과 연결되는 게이트전극, 데이터라인(DL)과 연결되는 드레인전극, 및 구동 트랜지스터(DT)의 게이트전극과 연결되는 소스전극을 포함한다.

도 9 및 도 10을 참조하면, 구동 트랜지스터(DT)의 문턱전압(Vth)을 제외한 전류능력 특성을 규정하기 위해서 구동 트랜지스터(DT)의 게이트전극에 구동 트랜지스터(DT)의 문턱전압보다 높은 센싱용 데이터전압(Vdata_S)을 인가하여 구동 트랜지스터 (DT)를 턴 온 시키고, 이 상태에서 일정 시간 동안 충전된 구동 트랜지스터(DT)의 소스 전압(Vs)을 센싱 전압(Vsen)으로 입력받는다. 센싱 전압(Vsen)은 데이터 구동부(120)의 아날로그 디지털 변환기(Analog Digital Converter)(미도시)로 공급되고, 아날로그 디지털 변환기는 센싱 전압을 센싱 데이터로 변환한다. 구동 트랜지스터(DT)의 이동도 변화량은 센싱 데이터의 크기에 따라 결정되며, 이를 통해 데이터 보상을 위한 게인값이 구해진다.

이러한 보상과정에서 제1 시프트레지스터(141)가 오동작을 하면, 제1 시프트레지스터(141)와 인접한 픽셀(P)들은 게이트신호(GS)의 딜레이 현상의 영향을 많이 받아서 센싱 동작을 원활하게 수행하지 못한다. 그 결과, 센싱 전압(Vsen)은 극단적으로 작은 값이나 큰 값을 갖는다. 센싱용 데이터전압(Vdata_S)은 미리 설정된 상태에서 센싱 구동이 수행되기 때문에, 센싱 데이터의 정상 범위는 실험치에 의해서 미리 예측된다. 센싱 데이터의 범위가 0계조에서 최대 계조 사이일 때, 센싱 동작이 원활하게 수행되지 않는 센싱 불량 픽셀들의 센싱 데이터는 0계조에 가깝거나 최대 계조에 가까운 크기를 갖는다. 따라서, 타이밍 콘트롤러(110)는 센싱 데이터를 수신하고, 센싱 데이터의 크기가 제1 임계치 이하이거나, 제2 임계치(제1 임계치 보다 큰 값) 이상인 픽셀을 불량 픽셀로 간주한다.

제2 단계(S802)에서, 타이밍 콘트롤러(110)는 센싱불량 픽셀들의 위치를 바탕으로 제1 시프트레지스터(141) 또는 제2 시프트레지스터(142)의 불량 여부를 판별한다. 이를 위해서 타이밍 콘트롤러(110)는 임의의 게이트신호의 출력이 비정상적인지를 판별한다.

도 11은 게이트신호의 출력의 정상 상태를 판별하는 방법을 설명하는 도면이다.

도 1 및 도 11을 참조하면, 제1 픽셀(P1)은 제1 데이터라인(DL1)과 연결된 픽셀들이고, 제2 픽셀(P2)은 제2 데이터라인(DL2)과 연결된 픽셀들이다. 마찬가지로, 제3 픽셀(P3)은 제3 데이터라인(DL3)과 연결된 픽셀들이고, 제m 픽셀(Pm)은 제m 데이터라인(DLm)과 연결된 픽셀들이다.

도 11은 제1 게이트라인(GL1)과 연결된 픽셀(P)들 중에서 제2 픽셀(P2) 및 제3 픽셀(P3)이 센싱 불량인 예를 도시하고 있다. 만약 제2 픽셀(P2) 및 제3 픽셀(P3)의 센싱 불량인 이유가 비정상적인 제1 게이트신호(GS1)에 의한 것이라면, 제1 출력단(SRO1)과 인접한 제1 픽셀(P1) 또한 센싱 불량으로 판정되어야 한다. 도 11에서와 같이, 제1 출력단(SRO1)에 인접한 제1 픽셀(P1)의 센싱 동작이 정상적으로 수행되었다면, 타이밍 콘트롤러(110)는 제1 게이트라인(GL1)에 인가되는 제1 게이트신호(GS1)는 정상이라고 판단한다.

제2 게이트라인(GL2)과 연결된 픽셀(P)들 중에서 제1 픽셀(P1) 및 제3 픽셀(P3)은 센싱 불량인 예를 나타내고 있다. 제2 픽셀(P2)이 정상이기 때문에, 제3 픽셀(P3)은 비정상적인 제2 게이트신호(GS2)에 의해서 센싱 불량이 발생한 것은 아니다. 제1 픽셀(P1)의 센싱 불량은 비정상적인 제2 게이트신호(GS2)에 의한 것일 수 있다. 하지만, 하나의 픽셀이 센싱 불량인 것으로 제2 게이트신호(GS2)의 정상 여부를 판별하기 곤란하기 때문에, 타이밍 콘트롤러(110)는 제2 게이트신호(GS2)를 정상으로 판단한다.

제3 게이트라인(GL3)과 연결된 픽셀(P)들 중에서 제1 내지 제3 픽셀들(P1~P3)은 모두 센싱 불량으로 판정된 상태이다. 제3 출력단(SRO3)과 인접한 제1 내지 제3 픽셀들(P1~P3)이 모두 센싱 불량이 발생한 것은 제3 게이트신호(GS3)가 비정상적이라고 판단할 수 있는 근거가 된다. 이처럼 타이밍 콘트롤러(110)는 제1 시프트레지스터(141)의 출력단과 인접한 픽셀들이 연속적으로 j(j는 (1/2)m 보다 작은 자연수) 개 이상이 불량일 경우에, 해당 출력단이 출력하는 게이트신호가 비정상이어서 스캔 동작이 이루어지지 않는다고 판단한다.

제3 단계(S803)에서, 타이밍 콘트롤러(110)는 제2 단계(S802)에서 설명된 방법으로 제1 시프트레지스터(141)가 출력하는 비정상적인 게이트신호의 개수를 카운트한다. 그리고 타이밍 콘트롤러(110)는 제1 시프트레지스터(141)가 출력하는 제1 내지 제n 게이트신호(GS1~GS(N)) 중에서 비정상적인 게이트신호가 미리 설정된 임계치 이상일 경우에, 제1 시프트레지스터(141)가 오동작이라고 판단한다.

마찬가지로, 타이밍 콘트롤러(110)는 제2 시프트레지스터(142)의 오동작 여부를 판단할 수 있다.

살펴본 바와 같이, 본 발명에 의한 표시장치는 제1 및 제2 시프트레지스터들(141,142)을 이용하여 더블 피딩 구동을 할 수 있다. 또한, 제1 및 제2 시프트레지스터들(141,142) 중에서 어느 하나가 오동작일 경우에도, 구동 주파수를 낮추어서 싱글 피딩 방식으로도 게이트신호의 딜레이 현상으로 인한 문제점을 개선할 수 있다. 본 발명의 표시장치는 싱글 피딩 구동을 할 때에는 감마전압의 크기를 가변함으로써, 구동 주파수가 낮아져서 휘도가 달라지는 것을 보상할 수 있다.

특히, 본 발명은 제1 및 제2 시프트레지스터들(141,142)의 출력단과 게이트라인을 연결시키는 스위치부를 포함하고, 오동작이 발생된 시프트레지스터와 게이트라인과 차단함으로써, 정상적인 게이트신호가 반대편의 시프트레지스터로 유입됨으로써 게이트신호가 불안정해질 수 있는 현상을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동회로 130: 레벨 시프터
141,142: 제1 및 제2 시프트레지스터
151, 152: 제1 및 제2 스위치부

Claims

게이트라인을 통해서 게이트펄스를 공급받는 픽셀들이 배치된 픽셀 어레이;
상기 픽셀 어레이의 양측에 각각 배치되어, 상기 게이트펄스를 출력하는 제1 및 제2 시프트레지스터;
상기 제1 시프트레지스터와 상기 게이트라인을 연결시키는 제1 스위치;
상기 제2 시프트레지스터와 상기 게이트라인을 연결시키는 제2 스위치; 및
상기 제1 및 제2 시프트레지스터의 오동작 여부에 따라, 상기 제1 및 상기 제2 스위치를 선택적으로 턴-오프 시키는 타이밍 콘트롤러를 포함하되,
상기 타이밍 콘트롤러는
상기 제1 및 제2 시프트레지스터가 모두 정상 동작을 할 때에, 상기 제1 및 제2 시프트레지스터의 구동주파수를 제1 구동주파수로 설정하고,
상기 제1 시프트레지스터가 오동작일 경우에, 상기 제2 시프트레지스터의 구동주파수를 상기 제1 구동주파수보다 낮은 제2 구동주파수로 설정하는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는
상기 픽셀들 중에서 상기 제1 시프트레지스터와 인접한 소정 범위의 픽셀들이 센싱 불량일 경우에, 상기 제1 시프트레지스터가 오동작이라고 판단하고 상기 제1 스위치를 턴-오프시키는 표시장치.
제 2 항에 있어서,
상기 픽셀들 각각은 데이터전압이 충전되는 게이트전극, 고전위전압과 연결되는 드레인전극 및 유기발광다이오드와 연결되는 소스전극으로 이루어지는 구동 트랜지스터를 포함하고,
상기 타이밍 콘트롤러는
상기 픽셀들에 센싱용 데이터전압을 공급하여 상기 구동 트랜지스터를 동작시키고, 상기 구동 트랜지스터의 소스전압을 디지털 데이터로 변환한 센싱 데이터를 공급받아서, 상기 센싱 데이터가 제1 임계치 이하이거나 제2 임계치 이상일 경우에 해당 픽셀을 불량 픽셀로 판단하는 표시장치.
삭제
제 1 항에 있어서,
입력 영상 데이터를 공급받고, 상기 영상 데이터에 비례하는 감마전압을 이용하여 데이터전압을 생성하고, 상기 데이터전압을 상기 픽셀들에 공급하는 데이터 구동부를 더 포함하고,
상기 제1 시프트레지스터가 오동작일 경우에 상기 감마전압의 크기를 가변하는 표시장치.
픽셀 어레이의 양측에 배치되는 제1 및 제2 시프트레지스터를 포함하는 표시장치의 구동방법에 있어서,
상기 제1 및 제2 시프트레지스터의 오동작 여부를 판단하는 제1 단계;
상기 제1 시프트레지스터가 오동작일 때에, 상기 제1 시프트레지스터와 게이트라인의 연결을 차단하는 제2 단계;
상기 제1 시프트레지스터가 오동작일 때에, 상기 제2 시프트레지스터가 출력하는 게이트펄스의 구동 주파수를 가변하는 제3 단계를 더 포함하는 표시장치의 구동방법.
제 6 항에 있어서,
상기 제1 시프트레지스터의 오동작 여부를 판단하는 단계는
상기 제1 시프트레지스터의 제i(i는 자연수) 출력단과 가장 가까운 제1 내지 제j(j는 자연수) 픽셀들이 모두 센싱 불량일 경우에, 상기 제1 시프트레지스터의 제i 출력단이 출력하는 제i 게이트신호가 비정상이라고 판단하는 단계; 및
상기 제1 시프트레지스터가 출력하는 게이트신호들 중에서 비정상인 게이트신호가 미리 설정된 개수 이상일 경우에 상기 제1 시프트레지스터가 비정상이라고 판단하는 단계를 포함하는 표시장치의 구동방법.
제 7 항에 있어서,
상기 제3 단계는
상기 제1 및 제2 시프트레지스터가 모두 정상 동작을 할 때에, 상기 제1 및 제2 시프트레지스터의 구동주파수를 제1 구동주파수로 설정하고,
상기 제1 시프트레지스터가 오동작일 경우에, 상기 제2 시프트레지스터의 구동주파수를 상기 제1 구동주파수보다 낮은 제2 구동주파수로 설정하는 구동방법.