JP5728420B2

JP5728420B2 - 半導体集積回路

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Publication number: JP5728420B2
Application number: JP2012069033A
Authority: JP
Inventors: 良孝多木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-03-26
Filing date: 2012-03-26
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Description

本発明は、スペクトラム拡散クロック発生器（SSCG; Spread Spectrum Clock Generator）を備えた半導体集積回路に関し、特にその自己診断に好適に利用できるものである。

SSCGは、クロック周波数が時間的に変動するように変調するクロック発生器で、半導体集積回路からの電磁波の不要輻射を抑制するために、主にディジタルLSIにクロック発生器として搭載されている。一般にSSCGは、基準クロックが入力され周波数を逓倍するPLL回路に変調回路を付加して構成される。基準クロックの周波数を逓倍した周波数を中心に、高域側と低域側とに対称に変調するセンタースプレッドと、基準クロックの周波数を逓倍した周波数を最高周波数として低域側だけに変調するダウンスプレッドとがある。

一方、半導体集積回路は、集積度の向上に伴ってテストコストが増大する傾向にあるので、自己診断機能が重要である。SSCGでは特に、クロックのスペクトラム拡散を観測するには、スペクトラムアナライザなどの特殊な装置を必要とし、また測定時間も長いので、自己診断機能によってこれを代替することは、極めて重要である。

特許文献１には、SSCGであるクロック生成回路をテストする回路技術が開示されている。ダウンスプレッドの中心周波数を計測して規格値と比較することによって、クロック生成回路が正常か故障かの診断を行う。

特許文献１の図１および００２３段落から００２５段落に記載されている構成は以下のとおりである。SSCG２とそのテスト回路１よりなる。SSCG２は、VCOが出力するクロックを分周回路で分周した帰還信号と基準入力信号との位相差を位相比較器によって検出し、その出力をチャージポンプ、ローパスフィルタを経てVCOの制御電圧端子に入力する、通常のPLLを使った周波数逓倍回路のVCO制御電圧を、変調波信号で変調したものである。SSCGは、無変調の時には基準入力信号の周波数を逓倍した逓倍周波数のクロックを出力する。逓倍数は分周回路の分周数で与えられる。変調時には逓倍周波数を基準に、変調波信号に基づいて周波数が上下したクロックを出力する。変調波信号は、SSCGにおけるクロック周波数の変動周期と変動幅を与える低周波信号で、三角波、正弦波などである。テスト回路は、変調波信号をコンパレータによって２値化することにより変調波の１周期を示すディジタル信号を生成し、これを使って変調波の１周期分のクロックをカウンタでカウントする。規格値メモリに格納された、変調波の１周期分のカウント値の最大値、最小値と測定したカウント値を比較器によって比較することにより、クロック周波数が上限と下限の範囲にあるか否かを判定する。

特許文献２には、ASIC等の半導体チップに搭載したSSCGをテストする回路技術が開示されている。特許文献２の図１および００１６段落から００２７段落に記載される構成は以下のとおりである。変調前のクロックをカウントするカウンタAと、変調後のクロックをカウントするカウンタBとを備え、リセットレジスタにリセットを指示する値を書き込むことによって、カウンタAおよびBのカウント動作を同時に開始する。その後、カウンタAの値とレジスタAの値を比較器によって比較して、カウンタAがレジスタAに設定された所定のカウント値に達したときに、カウンタBのカウント動作を停止させる停止信号を出力する。停止信号によってカウンタBのカウント動作を停止させた後、カウンタBの値を、変調機能がオンの場合はレジスタBに、変調機能がオフの場合はレジスタCに、格納する。即ち、リセット、カウント動作、結果の転送の一連の動作を、変調機能がオンの場合とオフの場合の２度実行するのである。その後、レジスタBの値とレジスタCの値を比較し、比較結果を出力する。ダウンスプレッドの場合は、レジスタBの値がレジスタCの値よりも小さいことを比較器によって検出した場合に、SSCGが正常であると診断する。

センタースプレッドの場合は、クロック正常に変調されていてもクロック周波数が変調オフの場合の周波数を中心に上下対称に拡散されていると、上記の回路ではレジスタBの値とレジスタCの値が等しくなる。変調動作が正常に動作していても変調されていなくても、いずれもレジスタBの値とレジスタCの値は等しくなるので、上記の回路ではSSCGが正常か故障かを診断することができない。そこで、特許文献２の図３および００３３段落から００４３段落に記載されているように、変調動作の半周期分測定するテストモード信号を使って解決している。テストモード信号によりカウンタBを変調動作の半周期だけカウント動作させ、変調プラス側または変調マイナス側のクロックカウント値をレジスタBに格納する。一方、変調動作オフで１周期分のカウント値をレジスタCに格納する。レジスタCの値の１／２とレジスタBの値を比較器によって大小比較することにより、SSCGが正常であるか否かの診断を行う。変調プラス側の半周期では、レジスタBの値は、レジスタCの値の１／２よりも大きく、変調マイナス側の半周期では、レジスタBの値は、レジスタCの値の１／２よりも小さいときに、SSCGが正常であると診断する。

特開２００６−３３３１１９号公報特開２００７−７８６１７号公報

特許文献１に記載される回路技術は、特許文献２で指摘されているように、ダウンスプレッドの場合には診断機能を果たすが、センタースプレッドの場合には、正確に診断することができない。

特許文献２では、変調動作の半周期だけクロックをカウントすることにより、これを解決しているが、変調動作の半周期だけカウントさせるための制御信号の生成方法が開示されていない。ここで、特許文献１において、変調波信号が正弦波のように正確に半周期で反転する信号である場合には、変調波信号をコンパレータによって２値化した信号は、デューティが５０％になり、正確な半周期の信号を生成することができるが、テストのために変調波信号の波形が制約されてしまうという問題がある。

さらに、変調波信号は、制御電圧信号を変調するアナログ信号であるので、これにノイズが重畳されると、SSCGの出力するクロックの周波数が変動する。これは、テストのためにテスト回路を動作させると、テスト回路で発生したノイズが変調波信号に重畳されて回り込み、SSCGの出力するクロック周波数を変動させてしまう虞があることを意味する。テスト回路によってテスト対象の特性が変動してしまうのであるから、重大な問題である。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、入力された基準クロックの周波数を所定の逓倍数倍した周波数を中心に高周波側と低周波側に周波数を変調した変調クロックを生成するSSCGを、基準クロックと帰還クロックの位相を比較する位相比較器と、位相比較器の出力に基づいて発振周波数が調節された変調クロックを出力する発振器と、変調クロックが入力され帰還クロックを出力する変調回路を含んで構成する。変調回路は、分周器と分周器に分周比を供給する分周比変調回路を備え、発振器の出力を分周比で分周して帰還クロックを出力する。分周比変調回路は、分周比を所定の逓倍数を中心に大きい側と小さい側との間で時間的に変動するように変調し、合わせて分周比と逓倍数の大小関係を拡散方向識別信号として出力する。

SSCGの診断回路は、基準クロックをカウントするカウンタAと、変調クロックをカウントするカウンタBとを備え、拡散方向識別信号にもとづいてカウンタAとカウンタBの一方または両方のカウント動作を制御する。カウンタAの値とカウンタBの値の一方または両方に基づいて、SSCGの動作状態（例えば、故障の有無）を診断する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、センタースプレッドのSSCGにおいて、診断回路が発生するノイズによるSSCGの出力するクロック周波数への影響を抑えながら、正確にアップスプレッド側の動作状態とダウンスプレッド側の動作状態を、診断することができる。

図１は、実施形態１に係るクロック発生器と診断回路を備えるLSIの概要を表すブロック図である。図２は、実施形態１に係るクロック発生器と分周比変調回路の動作の一例を表すタイミングチャートである。図３は、実施形態１に係るクロック発生器と診断回路を備えるLSIの詳細な一例を表すブロック図である。図４は、実施形態１に係る診断回路の一例を表すブロック図である。図５は、実施形態２に係る診断回路の一例を表すブロック図である。図６は、実施形態２に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。図７は、実施形態３に係る診断回路の一例を表すブロック図である。図８は、実施形態３に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。図９は、実施形態４に係る診断回路の一例を表すブロック図である。図１０は、実施形態４に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜拡散方向識別信号を出力する分周比変調回路を搭載したSSCG診断回路＞
基準クロック（９１）が入力され、前記基準クロックに基づいて変調クロック（９２）を発生するクロック発生器（１）と診断回路（２）を備える半導体集積回路（１００）であって、以下のとおり構成される。

前記クロック発生器は、前記基準クロックと帰還クロック（９３）の位相を比較する位相比較器（１１）と、前記位相比較器の出力に基づいて発振周波数が制御された前記変調クロックを出力する発振器（１４）と、前記変調クロックが入力され前記帰還クロックを出力する変調回路（１５）を備える。前記変調回路は、分周器（１６）と前記分周器に分周比（９４）を供給する分周比変調回路（１７）を備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力する。前記分周比変調回路は、逓倍数が与えられ、前記逓倍数よりも大きい値を前記分周比として出力する期間と前記逓倍数よりも小さい値を前記分周比として出力する期間の一方または両方の期間を有し、前記分周比と前記逓倍数との大小関係を拡散方向識別信号（９５）として出力する。

前記診断回路は、前記基準クロックをカウントする第１カウンタ（２１）と、前記拡散方向識別信号に基づいて前記変調クロックをカウントする第２カウンタ（２２）とを備える。

これにより、センタースプレッドのSSCGにおいて、診断回路が発生するノイズによるSSCGの出力するクロック周波数への影響を抑えながら、正確にアップスプレッド側の動作状態とダウンスプレッド側の動作状態を、診断することができる。

〔２〕＜バスインターフェース＋バス＋CPU＞
項１において、ＣＰＵ（３）とバス（４）とをさらに備え、前記診断回路は、変調モード指定レジスタ（２５）とバスインターフェース回路（２４）とをさらに備え、前記バスインターフェース回路は前記第１カウンタと前記第２カウンタと前記変調モード指定レジスタとを前記ＣＰＵからアクセス可能に前記バスに接続する。前記拡散方向識別信号が前記変調モード指定レジスタで指定される拡散方向を示すときに、前記第２カウンタのカウント動作を行う。前記ＣＰＵは、前記第１カウンタの値と前記第２カウンタの値の一方または両方に基づいて、前記クロック発生器の動作状態を診断する。

これにより、診断回路の回路規模を抑えながらも、複雑な診断を行うことが可能となる。

〔３〕＜イネーブルレジスタによる測定期間の制御＞
項１または項２において、前記診断回路はイネーブルレジスタ（２７）をさらに備え、前記イネーブルレジスタは、前記ＣＰＵから前記バスを介して書き込み可能に前記バスインターフェース回路に接続され、前記第１カウンタと前記第２カウンタは、前記イネーブルレジスタにカウントを禁止する値が保持されている期間に、カウント動作を停止する。

これにより、カウンタのカウント期間（測定期間）をCPUが直接管理することができ、テスト時間を短縮することができる。

〔４〕＜基準クロック側カウンタによる測定期間の制御＞
項１または項２において、前記第１カウンタは前記ＣＰＵから前記バスを介して初期値を書き込み可能なダウンカウンタであり、前記第２カウンタは前記第１カウンタの値が正の値の期間にカウント動作を行う。

これにより、カウンタのカウント期間（測定期間）をCPUが直接管理する必要がなくなり、カウント結果を読み出すタイミングの自由度を向上することができ、テスト時間を短縮することができる。

〔５〕＜変調クロック側カウンタによる測定期間の制御＞
項１または項２において、前記第２カウンタは前記ＣＰＵから前記バスを介して初期値を書き込み可能なダウンカウンタであり、前記第１カウンタは前記第２カウンタの値が正の値の期間にカウント動作を行う。

〔６〕＜割り込み＞
項４において、前記診断回路は、前記第１カウンタの値が零になったときに前記ＣＰＵに対する割り込み（９８）を発生する。

これにより、CPUはカウント完了のタイミングを知ることができ、カウント結果を読み出すまでの時間を有効に利用することができ、テスト時間を短縮することができる。

〔７〕＜数値範囲を規定した故障診断＞
項１乃至項６のうちの１項において、前記ＣＰＵは、前記第１カウンタまたは前記第２カウンタの一方または両方の値を読み出して、所定の数値範囲と比較することにより前記クロック発生器の故障の有無を診断する。

これにより、より定量的に診断を行うことができる。

〔８〕＜分周比の変調方法＞
項１乃至項７のうちの１項において、前記分周比変調回路は、さらに変調度が与えられ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最大値まで前記分周比を徐々に増加させ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最小値まで前記分周比を徐々に減少させる。

これにより、任意の変調波形を与えることができる。

〔９〕＜拡散状態信号に基づいて変調クロックをカウント＞
基準クロック（９１）が入力され、前記基準クロックに基づいて変調クロック（９２）を発生するクロック発生器（１）と診断回路（２）を備える半導体集積回路（１００）であって、以下のとおり構成される。

前記クロック発生器は、前記基準クロックと帰還クロック（９３）の位相を比較する位相比較器（１１）と、前記位相比較器の出力に基づいて発振周波数が調節された前記変調クロックを出力する発振器（１４）と、前記変調クロックが入力され前記帰還クロックを出力する変調回路（１５）を備える。前記変調回路は、分周器（１６）と前記分周器に分周比（９４）を供給する分周比変調回路（１７）とを備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、前記分周比変調回路は変調状態を表す拡散状態信号（９５）を出力する。前記診断回路は、前記拡散状態信号に基づいて前記変調クロックをカウントするカウンタ（２２）を備える。

これにより、センタースプレッドのSSCGにおいて、正確にアップスプレッド側の動作状態とダウンスプレッド側の動作状態を、診断することができ、また、診断回路が発生するノイズによるSSCGの出力するクロック周波数への影響を抑えることができる。

〔１０〕＜アップ／ダウンスプレッドのいずれか一方でカウント＞
項９において、前記分周比変調回路は、逓倍数が与えられ、前記逓倍数よりも大きい値を前記分周比として出力する期間と前記逓倍数よりも小さい値を前記分周比として出力する期間の一方または両方の期間を有し、前記分周比と前記逓倍数との大小関係を前記拡散状態信号として出力する。前記診断回路は、前記拡散状態信号に基づいて、前記分周比が前記逓倍数よりも大きいときまたは小さいときの一方において、前記カウンタに前記変調クロックをカウントさせる。

〔１１〕＜分周比の変調方法＞
項１０において、前記分周比変調回路は、さらに変調度が与えられ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最大値まで前記分周比を徐々に増加させ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最小値まで前記分周比を徐々に減少させる。

これにより、任意の変調波形を与えることができる。

〔１２〕＜基準クロックのカウンタ＞
項９、項１０または項１１において、前記カウンタを第２カウンタ（２２）とし、前記診断回路は、前記基準クロックをカウントする第１カウンタ（２１）をさらに備え、前記第１カウンタと前記第２カウンタとを同じ期間カウント動作させた後、前記第１カウンタと前記第２カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する。

これにより、SSCGの変調が施されていない基準クロックの周波数を、診断に利用することができ、正確な診断が可能となる。

〔１３〕＜基準クロック側カウンタによる測定期間の制御＞
項９、項１０または項１１において、前記カウンタを第２カウンタ（２２）とし、前記診断回路は、第１の正の初期値が指定され前記基準クロックによってダウンカウントする第１カウンタ（２１）をさらに備え、前記第１カウンタのカウント値が正である期間、前記第２カウンタをカウント動作させた後、前記第２カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する。

これにより、SSCGの変調が施されていない基準クロックを使って、変調クロックのカウント期間（測定期間）を制御することができ、正確な診断が可能となる。

〔１４〕＜変調クロック側カウンタによる測定期間の制御＞
項９、項１０または項１１において、前記カウンタを第２カウンタ（２２）とし、前記診断回路は、前記基準クロックをカウントする第１カウンタ（２１）をさらに備える。前記第２カウンタは第２の正の初期値が指定され前記変調クロックによってダウンカウントし、前記第２カウンタのカウント値が正である期間、前記第１カウンタをカウント動作させた後、前記第１カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する。

これにより、SSCGの変調が施されていない変調クロックを使って、基準クロックのカウント期間（測定期間）を制御することができ、変調クロックによって動作する診断回路との同期がとりやすくなる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕
図１は、実施形態１に係るクロック発生器と診断回路を備えるLSIの概要を表すブロック図である。

クロック発生器は、PLLを用いたクロックの周波数逓倍回路において、分周器の分周比を変調することによりスペクトラム拡散を実現している。位相比較器１１によって検出した、基準クロック９１と帰還クロック９３の位相差に基づいて、発振器１４の発振周波数を制御する。発振器１４の出力は、分周器１６によって分周されて、帰還クロック９３として位相比較器１１にフィードバックされる。発振器１４の出力するクロックの周波数は、基準クロック９１の周波数に分周比を乗じた周波数となり、クロック発生器１はクロック周波数逓倍回路として機能する。本実施形態においては、変調回路１５の分周比変調回路１７から分周器１６に供給する分周比９４を、所定の逓倍数を中心に変調している。ここで分周比の変調とは、所定の変調度と変調周波数に基づいて、分周比９４を所定の逓倍数を中心に時間的にプラス方向とマイナス方向に変動させた数値を分周比９４として出力するものである。分周比変調回路１７は、これと合せて、出力する分周比９４が所定の逓倍数より大きいか小さいかによって、拡散方向識別信号９５を生成して出力する。詳細については後述する。

クロック発生器１の一例として、図１にはPLLを用いたクロックの周波数逓倍回路を示したが、クロック発生器１は、ディジタル信号によって基準クロックに対して周波数を変調したクロックを出力することができるクロック発生器であればよく、ディジタルPLL、クロック周波数分周器、クロック周波数逓倍器などでもよい。また、位相比較器１１は、周波数比較器であってもよく、発振器１４は図１には電圧制御発振器（VCO）を例示したが、発振周波数を制御することができる発振器であれば、電流やディジタル値による制御など、他の制御信号であってもよい。位相比較器１１と発振器１４の間には、例えばチャージポンプとローパスフィルタを挿入するなどしてPLLのループを構成する。

診断回路２は、基準クロックをカウントするカウンタA２１と、変調クロック９２をカウントするカウンタB２２と、イネーブル制御回路２３とを備える。イネーブル制御回路２３は、分周比変調回路１７から出力された拡散方向識別信号９５に基づいて、カウンタB２２にカウンタ動作を行わせるか停止させるかの制御を行う。

図２は、実施形態１に係るクロック発生器と分周比変調回路の動作の一例を表すタイミングチャートである。クロック発生器１は、センタースプレッドのSSCGとして動作している。基準クロック９１の周波数に所定の逓倍数Ｎを乗じた周波数ｆ_０を中心に、周波数がプラス方向とマイナス方向にｄｆを増減するように時間的に変調された変調クロック９２を出力する。変調クロック９２の周波数は、図２の上側に示すように、時刻ｔ１とｔ５で最低周波数であるｆ_０−ｄｆとなり、時刻ｔ３で最高周波数であるｆ_０＋ｄｆとなる。変調クロック９２の周波数がｆ_０よりも高い、時刻ｔ２からｔ４の期間がアップスプレッドであり、ｆ_０よりも低い、時刻ｔ４からｔ６の期間がダウンスプレッドである。

図１に示す実施形態では、変調回路１５において、分周比変調回路１７により分周器１６に与える分周比９４を算出する。図２に示すように変調クロック９２の周波数を変調するために、分周比９４は、所定の逓倍数Ｎを中心に、Ｎ（１−ｄｆ／ｆ_０）からＮ（１＋ｄｆ／ｆ_０）の範囲で増減させる。分周比変調回路１７は、分周比９４が、時刻ｔ１でＮ（１−ｄｆ／ｆ_０）となり、徐々に増加させて時刻ｔ２にＮとなり、さらに徐々に増加させて時刻ｔ３でＮ（１＋ｄｆ／ｆ_０）となり、その後時刻ｔ５でＮ（１−ｄｆ／ｆ_０）となるまで減少させ、さらにその後増加に転ずるように出力する。

具体的には、分周器は、周知の技術を用いて、整数ＬとＭにより分周比がＭ／Ｌとなるように構成することができる。図２では分周比が直線的に滑らかに増加するように図示したが、整数ＬとＭを増減させることにより、階段状に変化する。整数ＬとＭを十分大きい値とすれば、階段は小さくなり、直線に近似することができる。

図２では、変調クロック９２の周波数を三角波で変調するSSCGの例を示したが、変調信号の波形は三角波に限られず、正弦波、矩形波、鋸歯状波など、任意に決めることができる。

分周比変調回路１７は、分周比９４と合わせて拡散方向識別信号９５を生成して出力する。分周比９５が所定の逓倍数Ｎより大きい、時刻ｔ２からｔ４までの期間にハイ、Ｎより小さい時刻ｔ４からｔ６までの期間にローを出力する。拡散方向識別信号９５がハイの時は、クロック発生器１がアップスプレッドであることを示し、ローの時はダウンスプレッドであることを示している。上記のように、整数ＬとＭにより分周比９４がＭ／Ｌとなるようにディジタル論理回路で構成し、拡散方向識別信号９５も合わせて生成するように論理設計することができる。

分周比変調回路１７は、例えば、逓倍数Ｎ、変調周波数、変調度、および制御クロック周波数が入力され、これらに基づいて動作するステートマシンにより、前記整数ＬとＭを増減する制御を行う回路を含んで構成される。分周数Ｍ／Ｌを増加するためには、整数Ｍを順次増加させ、または、整数Ｌを順次減少させる制御を行い、逆に分周数Ｍ／Ｌを減少させるためには、整数Ｍを順次減少させ、または、整数Ｌを順次増加させる制御を行う。整数ＬとＭの両方を適宜変化させながら、分周比Ｍ／Ｌを制御すれば、より細かく制御することができる。入力された変調度に基づいて、分周比Ｍ／Ｌまたは整数ＬとＭそれぞれの最大値と最小値を予め算出し、その値になった時点で折り返すように制御することができる。このとき、分周比Ｍ／Ｌと逓倍数Ｎとの大小関係を決める条件を、比較回路またはそれを簡略化した組合せ論理回路で構成することにより、拡散方向識別信号９５を生成して出力する。

またあるいは、分周比変調回路１７は、整数ＬとＭを予め制御クロックステップごとの値を算出して格納したテーブルを備えて構成し、それらの値を制御クロックに同期して読み出すことにより、分周比９４を所望の変調波形に合わせて変化させて出力することができる。整数ＬとＭを増減させる回路は、変調波が三角波である場合に有効である一方、テーブルを用いると、任意の波形を出力することができるので、数値演算で算出するのが複雑な、例えば正弦波など変調波を出力する場合に有効である。このとき、拡散方向識別信号９５も、予め算出して同じテーブルに格納しておいてもよい。

以上のように、分周比９４は微視的には、階段状に変化する。これは、アナログ信号ではなくディジタル信号で分周比を変調する場合に特徴的である。変調波が滑らかではなく階段状であることは、SSCGにとっては問題ではない。LSIのクロック周波数を時間的に変化させられれば、クロックによるスペクトラムは拡散し、輻射電力レベルは拡散した分だけ抑えられるからである。

診断回路２は、拡散方向識別信号９５に基づいて、カウンタB２２にカウンタ動作を行わせるか停止させるかの制御を行う。例えば、拡散方向識別信号９５がハイの期間にのみカウンタB２２にカウンタ動作を行わせることにより、アップスプレッドの期間の平均周波数を求めることができ、ローの期間にのみにカウンタ動作を行わせることにより、ダウンスプレッドの期間の平均周波数を求めることができる。カウンタA２１は基準クロック９１をカウントするので、そのカウント値に逓倍数Ｎを乗じた値が、SSCGの中心周波数ｆ_０に比例する値となる。同じアップスプレッドの期間にカウントしたカウンタA２１とカウンタB２２の値を用いて、変調度ｄｆ／ｆ_０を算出することができる。測定期間（複数のアップスプレッド期間でカウントさせた場合その通算時間）をＴｍとするとき、カウンタA２１のカウント値はｆ_０／Ｎ×Ｔｍであり、三角波の場合はカウンタB２２のカウンタ値は（ｆ_０＋ｄｆ／２）×Ｔｍなので、（カウンタB２２のカウンタ値）÷（カウンタA２１のカウント値×Ｎ）−１を２倍すればｄｆを算出することができる。同様に、ダウンスプレッド期間にのみカウント動作を行えば、ダウンスプレッド期間のｄｆも算出することができる。

算出したｄｆが所定の範囲内にあるか否かを判定することにより、センタースプレッドのSSCGにおいて、正確にアップスプレッド側の動作状態とダウンスプレッド側のクロック発生器１の動作状態を、診断することができる。また、診断回路２は変調回路１５の出力する拡散方向識別信号９５に基づいてクロックをカウントする期間を制御しているだけなので、クロック発生器１の特性に影響を与えない。また、クロック発生器１においてクロック周波数の変調を行う分周器１６は、ディジタル回路で構成されているので、診断回路が発生するノイズによるSSCGの出力するクロック周波数への影響を抑えることができる。

また、カウンタ値を読み出し、上記のような計算を行って判定を行う診断は、LSI内部の回路で実行してもよいし、カウンタ値をLSIの外部に出力して、接続されたテスタによって診断させてもよい。カウンタ値はディジタル値であるので、スペクトラムアナライザなどの特殊な装置を用いることなく、通常のロジックテスタによってSSCGの動作が正常か否かの診断を行うことができる。

図１および図２では、拡散方向識別信号９５を用いてカウンタのイネーブル制御を行い、拡散動作のうちのアップスプレッドまたはダウンスプレッドの期間の周波数をカウントする例を示した。拡散方向識別信号９５は、拡散状態を表す他の信号を生成してイネーブル制御２３によってカウンタによる測定期間の制御に用い、他の期間に着目して診断を行うこともできる。例えば、時刻ｔ１からｔ３に活性化する信号を使えば、周波数上昇の傾きを測定することができる。

図１および図２では、アップスプレッドまたはダウンスプレッドの期間の周波数をカウントする例を示した。これは、アップスプレッドにおけるSSCGの診断とダウンスプレッドにおけるSSCGの診断とを順次実行して、合わせてSSCG全体としての診断をすることができる。一方、拡散方向識別信号９５がカウンタB２２を動作させるのとは逆の論理値の時に動作するカウンタをさらに備えれば、アップスプレッドとダウンスプレッドにおけるSSCGの診断を同時並行して行うことができる。これにより、テスト時間をより短縮することができる。

本実施形態のさらに詳細な例を示す。

図３は、実施形態１に係るクロック発生器と診断回路を備えるLSIの詳細な一例を表すブロック図であり、図４は、実施形態１に係る診断回路の一例を表すブロック図である。

図３に示すクロック発生器１は、分周器１６に分周比変調回路１７が付加されている以外は、一般的なアナログPLLである。位相比較器１１とVCO１４の間にチャージポンプ１２とローパスフィルタ１３を備える。位相比較器１１からは周波数を上昇させるUP信号と降下させるDOWN信号が出力され、チャージポンプ１２を使ってローパスフィルタ１３の一部であるコンデンサを充電しまたは放電することによって、VCO１４の制御電圧を生成する。分周器１は図１と図２を引用して上述した通りの動作を行う。

図３に示すLSI１００は、バス４に接続されたCPU３を備える。例えばマイコン搭載ASICがこれに該当する。診断回路２は、バスインターフェース２４を備え、カウンタA２１、カウンタB２２および、必要ならイネーブル制御回路２３が備えるレジスタが、CPU３からバス４を介してアクセスできるように接続されている。

図４に示す診断回路２の一例は、イネーブル制御回路２３を変調モードレジスタ２５と比較器２６で構成したものである。変調モードレジスタ２５は、バスインターフェース２４に接続されており、バス４を介してCPU３から、診断すべき変調モードがアップスプレッドかダウンスプレッドかを指定する値を書き込むことができる。変調モードレジスタ２５に書き込まれた値と拡散方向識別信号９５の値を比較器２６で比較し、一致するときにカウンタA２１とカウンタB２２にカウント動作を許可するイネーブル制御を行う。カウンタA２１には前記イネーブル制御を行わなくてもよい。イネーブル制御を行わなければ、カウンタA２１のカウント値はアップスプレッドとダウンスプレッドの期間を通算したカウント値となり、イネーブル制御を行えば、カウンタB２２と同じ拡散モードの期間のみのカウント値となるので、それに基づいて診断を行えばよい。

クロック発生器１は、位相比較器１１からVCO１４の間がアナログ回路であっても、変調回路はディジタル回路で構成されている分周器１６であるから、診断回路２の発生する雑音が発振動作に直接影響を与えるアナログ信号の伝搬経路がない。特許文献１記載のSSCGにおいては、アナログPLLを採用し、ローパスフィルタの後段にアナログの変調回路を追加しているので、診断回路で発生したノイズがその変調信号を経由して発振特性に影響を与える恐れがあることは、上述した通りであるが、本実施形態では、そのようなノイズの伝搬経路がない。

カウンタA２１とカウンタB２２は、CPU３からバス４を介してアクセスできるので、これらの値を読み出して、上述の診断のための演算を、CPU３に実行させることができる。CPU３は変調クロック９２で動作しており、これは外部から入力される基準クロック９１の周波数に対し、平均すれば逓倍数Ｎ倍の周波数のクロックであるから、診断を高速に行うことができる。また、特許文献２に記載されるような、診断のためのレジスタや比較回路をハードウェアで搭載する代わりに、LSIの通常動作に必要なCPU３に診断ソフトウェアを動作させることで実現するので、診断回路のための回路規模の増加を最小限に抑えることができる。またさらに、CPU３は通常高度な命令セットを実行することができる機能と複雑な演算を実行可能な演算回路を備えているので、診断のために複雑な演算や判断が必要な場合にも、柔軟に対応することができる。

さらに、診断プログラムをユーザープログラムに組み込んでおけば、SSCGの診断は出荷前のテストの際以外にも、出荷後、ユーザーの実装環境においても診断を行うことができる。その際、診断は正常か不良かの択一的な判断に留まらず、性能劣化を検出して変調パラメータを補正することにより、異常動作に陥ることを未然に防ぐこともできる。

〔実施形態２〕＜イネーブルレジスタによる測定期間の制御＞
図５は、実施形態２に係る診断回路の一例を表すブロック図であり、図６は、実施形態２に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。

図５に示す診断回路２は、図４のイネーブル制御回路２３に対して、イネーブルレジスタ２７とANDゲート２８を追加した構成である。イネーブルレジスタ２７は、バスインターフェース２４に接続されており、バス４を介してCPU３から、カウンタA２１とカウンタB２２のカウント動作を許可または禁止する値を書き込むことができる。１を書き込むことによりカウント動作が開始され、０を書き込むことによりカウント動作を停止する。

図６を引用して、図５の診断回路２の動作を説明する。図６は、上段にセンタースプレッドのSSCGにおける変調クロック９２の周波数を示し、中段にイネーブルレジスタ２７の値と拡散方向識別信号９５の値を示し、下段にカウンタA２１とカウンタB２２のカウント値を示す。カウンタA２１は逓倍前の基準クロックをカウントしているのでカウンタB２２のカウント値との比較を容易にするために、逓倍数Ｎを乗じた値を図示してある。

図６において時刻T21において、イネーブルレジスタ２７に１が書き込まれたために、次に拡散方向識別信号９５の値がハイになった時刻T2からカウンタA２１とカウンタB２２がカウントアップを始める。拡散方向識別信号９５の値がハイの期間である、時刻T2からT3、T4からT5、T6からT7、T8からT22にカウントアップし、ロー期間である時刻T3からT4、T5からT6、T7からT8は、カウントアップを停止する。これにより、アップスプレッドの期間のみがカウント期間、即ち測定期間となる。時刻T22において、CPU３がイネーブルレジスタ２７に０を書き込むことによって、カウンタA２１とカウンタB２２はカウント動作を停止する。アップスプレッド期間のみをカウントしているために、変調クロック９２をカウントしたカウンタB２２のカウント値は、基準クロックをカウントしたカウンタA２１のカウント値のＮ倍よりも、大きくなる。CPU３は、イネーブルレジスタ２７に０を書き込んだ後、バス４を通してカウンタA２１とカウンタB２２の値を読み出して、診断を行うことができる。イネーブルレジスタ２７の書き込みの時刻は、正確には制御することができないが、カウンタA２１とカウンタB２２は同時にカウント動作を開始し同時に停止しているので、相対関係は正確である。したがって、CPU３は正確に診断を行うことができる。また、イネーブルレジスタ２７に０を書き込んだ直後にカウンタA２１とカウンタB２２の値を読み出して診断を行うことができるので、CPU３の診断プログラムには、無駄な待ち時間がない。

〔実施形態３〕＜基準クロック側カウンタによる測定期間の制御＞
上記実施形態２では、イネーブルレジスタによって測定期間を制御する例を示したが、上記のようにイネーブルレジスタの書き込みの時刻は、正確に制御することができない。そこで、実施形態においては、カウンタA２１によって正確に測定期間を管理する。

図７は、実施形態３に係る診断回路の一例を表すブロック図であり、図８は、実施形態３に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。

カウンタA２１を初期値設定が可能な減算カウンタとし、カウント値が正のときに、イネーブルレジスタ２７に代わってカウンタB２２のカウント動作を許可する制御を行う。カウンタA２１の初期値は、バス４経由でCPU３から設定することができる。さらに、カウンタA２１の値が正でなくなったことを検知してCPU３に割り込み９８を発行する割り込み発行回路２９を備えるとより好適である。

図８を引用して、図７の診断回路２の動作を説明する。図８は、上段にセンタースプレッドのSSCGにおける変調クロック９２の周波数を示し、中段に拡散方向識別信号９５の値とカウンタA２１が正であることを検出した信号９６の値と割り込み信号９８とを示し、下段にカウンタA２１とカウンタB２２のカウント値を示す。カウンタA２１は逓倍前の基準クロックをカウントしているのでカウンタB２２のカウント値との比較を容易にするために、逓倍数Ｎを乗じた値を図示してある。

時刻T23にCPU３がカウンタA２１に初期値として正の値を書き込む。これに伴い、信号９６がハイになり、次に拡散方向識別信号９５がハイになる時刻T2から、カウンタA２１はダウンカウントを開始し、カウンタB２２は０からアップカウントを開始する。拡散方向識別信号９５がハイの期間即ち、アップスプレッドの期間のみでカウント動作を行う。時刻T24でカウンタA２１の値が０になった時点で、カウンタB２２のカウント動作を停止する。このとき、割り込み発行回路２９からCPU３に対して割り込み９８を発行する。CPU３は割り込み処理ルーチンにおいて、カウンタB２２の値を読み出し、カウンタA２１に書き込んだ初期値を使って診断を行う。

これにより、イネーブルレジスタの書き込みのような、時刻の不正確さを排除し、SSCGの変調が施されていない基準クロックを使って、変調クロックのカウント期間（測定期間）を正確に制御することができ、正確な診断が可能となる。また、測定の終了を割り込みでCPU３に通知するので、CPU３は、割り込みがあるまでの期間は他のタスクを実行することが可能となる。ただし、割り込みは本実施形態において必須の要件ではなく、割り込み発行回路２９を搭載しない実施形態であってもよい。CPU３は、カウンタA２１が０になったことを、割り込みによらず、ポーリングなど他の手段で観測すればよい。

〔実施形態４〕＜変調クロック側カウンタによる測定期間の制御＞
上記実施形態３では、カウンタA２１を使って変調クロックのカウント期間（測定期間）を制御したが、逆に、カウンタB２２を使って基準クロックのカウント期間（測定期間）を制御することもできる。

図９は、実施形態４に係る診断回路の一例を表すブロック図であり、図１０は、実施形態４に係るクロック発生器と診断回路の動作の一例を表すタイミングチャートである。

カウンタA２１ではなく、カウンタB２２を初期値設定可能なダウンカウンタで構成し、カウンタB２２のカウント値が正の期間だけ、カウンタA２１のカウンタ動作を許可する。さらに、カウンタB２２の値が０に戻ったことを検知してCPU３に対して割り込み９８を発行する割り込み発行回路２９を設けてもよい。

図１０を引用して、図９の診断回路２の動作を説明する。図１０は、上段にセンタースプレッドのSSCGにおける変調クロック９２の周波数を示し、中段に拡散方向識別信号９５の値とカウンタB２２が正であることを検出した信号９７の値と割り込み信号９８とを示し、下段にカウンタA２１とカウンタB２２のカウント値を示す。カウンタA２１は逓倍前の基準クロックをカウントしているのでカウンタB２２のカウント値との比較を容易にするために、逓倍数Ｎを乗じた値を図示してある。

時刻T25にCPU３がカウンタB２２に初期値として正の値を書き込む。これに伴い、信号９７がハイになり、次に拡散方向識別信号９５がハイになる時刻T2から、カウンタB２２はダウンカウントを開始し、カウンタA２１は０からアップカウントを開始する。拡散方向識別信号９５がハイの期間即ち、アップスプレッドの期間のみでカウント動作を行う。時刻T26でカウンタB２２の値が０になった時点で、カウンタA２１のカウント動作を停止する。このとき、割り込み発行回路２９からCPU３に対して割り込み９８を発行する。CPU３は割り込み処理ルーチンにおいて、カウンタA２１の値を読み出し、カウンタA２１に書き込んだ初期値を使って診断を行う。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、SSCGの診断は、LSIに出荷前などに実施するテストに含まれる以外にも、実装され動作中の故障診断などにも利用できる他、SSCGの特性を観測して変調パラメータを調整することを目的とした診断などにも利用することができる。

また、例えば、実施形態３および４では、正の初期値を設定することができる減算カウンタを例示したが、負の初期値を設定することができる加算カウンタによっても、同様の作用効果を奏することは、言うまでもない。

１クロック発生器
２診断回路
３ CPU
４バス
１１位相比較器
１２チャージポンプ
１３ローパスフィルタ
１４電圧制御発振器（VCO）
１５変調回路
１６分周器
１７分周比変調回路
２１、２２カウンタ
２３イネーブル制御回路
２４バスインターフェース回路
２５変調モードレジスタ
２７イネーブルレジスタ
２９割り込み発行回路
９１基準クロック
９２変調クロック
９３帰還クロック
９４分周比
９５拡散方向識別信号
９６、９７停止信号
９８割り込み信号
１００ LSI

Claims

基準クロックが入力され、前記基準クロックに基づいて変調クロックを発生するクロック発生器と診断回路を備える半導体集積回路であって、
前記クロック発生器は、前記基準クロックと帰還クロックの位相を比較する位相比較器と、前記位相比較器の出力に基づいて発振周波数が制御された前記変調クロックを出力する発振器と、前記変調クロックが入力され前記帰還クロックを出力する変調回路とを備え、
前記変調回路は、分周器と前記分周器に分周比を供給する分周比変調回路を備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、
前記分周比変調回路は、逓倍数が与えられ、前記逓倍数よりも大きい値を前記分周比として出力する期間と前記逓倍数よりも小さい値を前記分周比として出力する期間の一方または両方の期間を有し、前記分周比と前記逓倍数との大小関係を拡散方向識別信号として出力し、
前記診断回路は、前記基準クロックをカウントする第１カウンタと、前記拡散方向識別信号に基づいて前記変調クロックをカウントする第２カウンタとを備える、半導体集積回路。
請求項１において、ＣＰＵとバスとをさらに備え、前記診断回路は、変調モード指定レジスタとバスインターフェース回路とをさらに備え、前記バスインターフェース回路は前記第１カウンタと前記第２カウンタと前記変調モード指定レジスタとを前記ＣＰＵからアクセス可能に前記バスに接続し、
前記拡散方向識別信号が前記変調モード指定レジスタで指定される拡散方向を示すときに、前記第２カウンタのカウント動作を行う、
前記ＣＰＵは、前記第１カウンタの値と前記第２カウンタの値の一方または両方に基づいて、前記クロック発生器の動作状態を診断する、半導体集積回路。
請求項２において、前記診断回路はイネーブルレジスタをさらに備え、前記イネーブルレジスタは、前記ＣＰＵから前記バスを介して書き込み可能に前記バスインターフェース回路に接続され、前記第１カウンタと前記第２カウンタは、前記イネーブルレジスタにカウントを禁止する値が保持されている期間に、カウント動作を停止する、半導体集積回路。
請求項２において、前記第１カウンタは前記ＣＰＵから前記バスを介して初期値を書き込み可能なダウンカウンタであり、前記第２カウンタは前記第１カウンタの値が正の値の期間にカウント動作を行う、半導体集積回路。
請求項２において、前記第２カウンタは前記ＣＰＵから前記バスを介して初期値を書き込み可能なダウンカウンタであり、前記第１カウンタは前記第２カウンタの値が正の値の期間にカウント動作を行う、半導体集積回路。
請求項４において、前記診断回路は、前記第１カウンタの値が零になったときに前記ＣＰＵに対する割り込みを発生する、半導体集積回路。
請求項２において、前記ＣＰＵは、前記第１カウンタまたは前記第２カウンタの一方または両方の値を読み出して、所定の数値範囲と比較することにより前記クロック発生器の故障の有無を診断する、半導体集積回路。
請求項１において、前記分周比変調回路は、さらに変調度が与えられ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最大値まで前記分周比を徐々に増加させ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最小値まで前記分周比を徐々に減少させる、半導体集積回路。
基準クロックが入力され、前記基準クロックに基づいて変調クロックを発生するクロック発生器と診断回路を備える半導体集積回路であって、
前記クロック発生器は、前記基準クロックと帰還クロックの位相を比較する位相比較器と、前記位相比較器の出力に基づいて発振周波数が調節された前記変調クロックを出力する発振器と、前記変調クロックが入力され前記帰還クロックを出力する変調回路を備え、
前記変調回路は、分周器と前記分周器に分周比を供給する分周比変調回路とを備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、前記分周比変調回路は変調状態を表す拡散状態信号を出力し、
前記診断回路は、前記拡散状態信号に基づいて前記変調クロックをカウントするカウンタを備え、
前記分周比変調回路は、逓倍数が与えられ、前記逓倍数よりも大きい値を前記分周比として出力する期間と前記逓倍数よりも小さい値を前記分周比として出力する期間の一方または両方の期間を有し、前記分周比と前記逓倍数との大小関係を前記拡散状態信号として出力し、前記診断回路は、前記拡散状態信号に基づいて、前記分周比が前記逓倍数よりも大きいときまたは小さいときの一方において、前記カウンタに前記変調クロックをカウントさせる、半導体集積回路。
請求項９において、前記分周比変調回路は、さらに変調度が与えられ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最大値まで前記分周比を徐々に増加させ、前記逓倍数と前記変調度に基づいて算出される前記分周比の最小値まで前記分周比を徐々に減少させる、半導体集積回路。
基準クロックが入力され、前記基準クロックに基づいて変調クロックを発生するクロック発生器と診断回路を備える半導体集積回路であって、
前記クロック発生器は、前記基準クロックと帰還クロックの位相を比較する位相比較器と、前記位相比較器の出力に基づいて発振周波数が調節された前記変調クロックを出力する発振器と、前記変調クロックが入力され前記帰還クロックを出力する変調回路を備え、
前記変調回路は、分周器と前記分周器に分周比を供給する分周比変調回路とを備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、前記分周比変調回路は変調状態を表す拡散状態信号を出力し、
前記診断回路は、前記拡散状態信号に基づいて前記変調クロックをカウントする第２カウンタと前記基準クロックをカウントする第１カウンタとを備え、
前記第１カウンタと前記第２カウンタとを同じ期間カウント動作させた後、前記第１カウンタと前記第２カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する、半導体集積回路。
基準クロックが入力され、前記基準クロックに基づいて変調クロックを発生するクロック発生器と診断回路を備える半導体集積回路であって、
前記クロック発生器は、前記基準クロックと帰還クロックの位相を比較する位相比較器と、前記位相比較器の出力に基づいて発振周波数が調節された前記変調クロックを出力する発振器と、前記変調クロックが入力され前記帰還クロックを出力する変調回路を備え、
前記変調回路は、分周器と前記分周器に分周比を供給する分周比変調回路とを備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、前記分周比変調回路は変調状態を表す拡散状態信号を出力し、
前記診断回路は、前記拡散状態信号に基づいて前記変調クロックをカウントする第２カウンタと第１の正の初期値が指定され前記基準クロックによってダウンカウントする第１カウンタとを備え、
前記第１カウンタのカウント値が正である期間、前記第２カウンタをカウント動作させた後、前記第２カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する、半導体集積回路。
基準クロックが入力され、前記基準クロックに基づいて変調クロックを発生するクロック発生器と診断回路を備える半導体集積回路であって、
前記クロック発生器は、前記基準クロックと帰還クロックの位相を比較する位相比較器と、前記位相比較器の出力に基づいて発振周波数が調節された前記変調クロックを出力する発振器と、前記変調クロックが入力され前記帰還クロックを出力する変調回路を備え、
前記変調回路は、分周器と前記分周器に分周比を供給する分周比変調回路とを備え、前記分周器は前記発振器の出力を前記分周比で分周して前記帰還クロックを出力し、前記分周比変調回路は変調状態を表す拡散状態信号を出力し、
前記診断回路は、前記拡散状態信号に基づいて前記変調クロックをカウントする第２カウンタと前記基準クロックをカウントする第１カウンタとを備え、
前記第２カウンタは第２の正の初期値が指定され前記変調クロックによってダウンカウントし、前記第２カウンタのカウント値が正である期間、前記第１カウンタをカウント動作させた後、前記第１カウンタとのカウント値に基づいて前記クロック発生器の良否を診断する、半導体集積回路。