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GEBIET DER ERFINDUNG
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Die Erfindung bezieht sich auf eine elektronische Vorrichtung und ein Verfahren zum Bereitstellen eines spreizspektrumtaktmodulierten Signals.
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HINTERGRUND
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Für viele elektronische Systeme ist es notwendig, die elektromagnetischen Emissionen zu steuern, um die Standards für elektromagnetische Störbeeinflussung (EMI) einzuhalten. Herkömmliche Systeme und Verfahren verwenden im Allgemeinen EMI-Filter-Ferritperlen oder wenden spezifische Abschirmtechniken auf Leiterplatten an.
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Es ist ferner bekannt, dass die elektromagnetische Störbeeinflussung reduziert werden kann, wenn Taktsignale gemäß einem Spreizspektrummuster moduliert werden. Das Taktspektrum ist dann gespreizt, was die maximale Spitzenleistung des Taktsignals in einem spezifischen Frequenzband um die Nenn-Taktfrequenz reduziert. Dieses wohlbekannte Prinzip wird auch als Spreizspektrumtakten (spread-spectrum-clocking, SSC) bezeichnet. SSC ermöglicht es, EMI-Standardanforderungen mit einer geringeren Anzahl und einem geringeren Umfang von EMI-Filterkomponenten zu erfüllen. Dies reduziert die Kosten der elektronischen Systeme.
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1 zeigt einen vereinfachten Schaltplan einer Konfiguration des Standes der Technik zum Erzeugen spreizspektrummodulierter Taktsignale. Es gibt einen Taktgenerator TCXO, der ein stabiles Taktsignal FX erzeugt, das durch einen Faktor R geteilt werden könnte. Das geteilte Taktsignal FR wird dann zu einem Phasenregelkreis (PLL) geleitet. Der Phasenregelkreis umfasst einen Phasendetektor, ein Schleifenfilter, einen Puffer und einen spannungsgesteuerten
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Oszillator VCO sowie einen Phaseninterpolator und einen weiteren Teiler. Das Ausgangssignal FVCO des VCO wird phaseninterpoliert, durch einen Faktor N geteilt und dem Phasendetektor zugeführt. Es gibt ferner eine Spreizspektrum-Modulationsstufe SSC-MOD, die mit dem Teiler und dem Phaseninterpolator zusammenwirkt, um das Signal, das zum Phasendetektor zurückgeführt wird, zu modulieren. Demgemäß wird der gesamte Phasenregelkreis so gesteuert, dass ein spreizspektrummoduliertes Ausgangssignal FVCO erzeugt wird. Manche Systeme erfordern mehrere spreizspektrumtaktmodulierte Signale, die durch individuelle, verschiedene Schemata moduliert werden sollen. Mit dem in 1 gezeigten Lösungsweg würde dies zahlreiche Phasenregelkreise und SSC-Modulationsstufen erfordern, um die erforderlichen modulierten Signale zu erzeugen. Die Chipfläche, der Leistungsverbrauch und der Umfang der Schaltungen würden jedoch wesentlich zunehmen, wenn die Schaltung von 1 auf derselben integrierten Schaltung mehrmals integriert wäre.
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US 5,774,511 offenbart die Erzeugung mehrerer synchroner Taktsignale mit jeweils unterschiedlichen Frequenzen ausgehend von einem in einer Phasenregelschleife erzeugten Ausgangstaktsignal. Dafür wird das Ausgangstaktsignal durch einen jeweils anderen Teiler in einem jeweils anderen Teilungsverhältnis geteilt. Die Ausgangstaktsignale können zueinander nicht ganzzahlige Taktverhältnisse haben.
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US 7,242,230 B2 offenbart ebenfalls die Bereitstellung mehrerer synchroner Taktsignale ausgehend von einem durch eine Phasenregelschleife bereitgestellten Ausgangstaktsignals, wobei die Teilungsverhältnisse der vorgesehenen Teiler über eine Steuereinrichtung verändert werden können. Das so in seiner Frequenz geänderte Taktsignal kann sehr schnell wieder auf das Ausgangstaktsignal synchronisiert werden.
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ZUSAMMENFASSUNG
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Es ist eine Aufgabe der Erfindung, eine elektronische Vorrichtung zu schaffen, die so konfiguriert ist, dass sie mehrere SSC-modulierte Taktsignale erzeugt, die einen geringeren Leistungsverbrauch besitzt und weniger Chipfläche erfordert als Lösungen des Standes der Technik.
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Gemäß einem Aspekt der Erfindung wird eine elektronische Vorrichtung geschaffen, die mehrere Puffer und einen Phasenregelkreis umfasst. Für jeden Puffer ist ein fraktionaler Teiler vorgesehen, der gekoppelt ist, um die Ausgabe vom Phasenregelkreis zu empfangen, und konfiguriert ist, um ein geteiltes Ausgangssignal einem betreffenden Puffer zuzuführen. Ferner gibt es eine Spreizspektrum-Steuerlogikstufe für jeden fraktionalen Teiler, die konfiguriert ist, um den Wert der Teilung des betreffenden fraktionalen Teilers mit der Zeit individuell zu verändern (einzustellen), um das Ausgangssignal jedes fraktionalen Teilers gemäß einem individuellen Spreizspektrum-Modulationsschema individuell und unabhängig zu modulieren. Gemäß diesem Aspekt der Erfindung wird das durch den Phasenregelkreis erzeugte Taktsignal nicht nur moduliert, sondern mehreren fraktionalen Teilern zugeführt. Jeder der Teiler kann individuell eingestellt werden, damit sein Eingangstaktsignal durch einen sich von anderen Faktoren unterscheidenden Faktor geteilt wird und sich so sein Ausgangstaktsignal gemäß einem individuellen SSC-Modulationsschema verhält. Demgemäß wird die Frequenz oder die Phase des Ausgangssignals des Teilers entsprechend der Veränderung des Wertes der Teilung verändert. In einer bevorzugten Ausführungsform wird der Wert der Teilung des Teilers durch Verwendung verschiedener Divisoren verändert. Die verschiedenen Divisoren können dann dem Teiler zugeführt werden. Der Wert der Teilung oder des Divisors ist dann eine Funktion der Zeit. Die Veränderung des Wertes der Teilung oder des Divisors wird mit einer spezifischen Modulationsfrequenz ausgeführt. Die Modulationsfrequenz kann aus der Frequenz des PLL abgleitet sein. Es kann mehrere SSC-Steuerstufen zum Verändern/Einstellen des Wertes der Teilungen (beispielsweise durch Bestimmen und Bereitstellen der verschiedenen Divisorwerte für die Teiler) mit der Zeit geben. Die Lösung gemäß diesem Aspekt der Erfindung reduziert nicht nur den Leistungsverbrauch und die Chipfläche im Vergleich zu ganz normalen Lösungen des Standes der Technik, die für jedes SSC-modulierte Signal einen getrennten PLL vorsehen, sondern räumt auch Probleme aus, die vom Rauschen und den Störungen zwischen mehreren Phasenregelkreisen auf derselben integrierten Schaltung herrühren.
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Gemäß einem Aspekt der Erfindung kann ein Dreiecks-SSC-Modulationsschema verwendet werden. Die SSC-Steuerlogikstufe kann dann so konfiguriert sein, dass sie dem betreffenden fraktionalen Teiler ein oder mehrere Dreiecks-SSC-Modulationsschemata bereitstellt. Die Dreiecks-SSC-Modulationsform kann vorteilhafterweise durch eine spezifische Anzahl diskreter Schritte approximiert werden.
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In einer Ausführungsform kann die Anzahl von Schritten acht sein. Dies bedeutet, dass die Dreiecks-SSC-Modulationsform durch acht diskrete Schritte nach oben und acht diskrete Schritte nach unten approximiert werden kann. Jedoch können in anderen Ausführungsformen andere Anzahlen von Schritten verwendet werden. Das Verwenden einer diskreten Anzahl von Schritten vereinfacht die erforderliche Steuerlogik weiter und reduziert nochmals den Umfang, den Leistungsverbrauch und die Chipfläche.
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In einer Ausführungsform kann das Dreiecksmodulationsschema Modulationstiefen von entweder -0,5 %, -2 % oder ±2 % der Nenn-Ausgangsfrequenz verwenden. Diese Werte tragen mehreren Standards Rechnung.
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Die vorliegende Erfindung schafft außerdem ein Verfahren zum Erzeugen mehrerer SSC-modulierter Taktsignale. Ein Taktsignal kann dann durch einen Phasenregelkreis bereitstellt werden. Das Taktsignal vom Phasenregelkreis kann durch mehrere verschiedene Werte der Teilung geteilt werden. Die Werte der Teilung können in Übereinstimmung mit einem Modulationsschema, das dazu dient, das Spektrum des geteilten Taktsignals zu spreizen, verändert werden. Es können dann mehrere SSC-modulierte Taktsignale erzeugt werden, wovon jedes individuell gemäß einem von mehreren verschiedenen im Voraus definierten SSC-Modulationsschema moduliert wird. Die Werte der Teilung für die Modulationsschemata können in der elektronischen Vorrichtung gespeichert werden.
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Figurenliste
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Weitere Aspekte und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung mit Bezug auf die begleitende Zeichnung, worin
- 1 ein vereinfachtes Taktdiagramm eines SSC-Modulators gemäß dem Stand der Technik zeigt,
- 2 eine elektronische Vorrichtung gemäß einer Ausführungsform der Erfindung zeigt,
- 3 einen Blockschaltplan einer SSC-Steuerlogikstufe gemäß einer Ausführungsform der Erfindung zeigt,
- 4 ein Diagramm zeigt, das ein SSC-Modulationsschema gemäß einer Ausführungsform der Erfindung erläutert,
- 5 einen Ablaufplan zeigt, der ein Schema des Anpassens des Wertes der Division gemäß einer Ausführungsform der Erfindung erläutert,
- 6 eine Tabelle eines SSC-Modulationsschemas gemäß einer Ausführungsform der Erfindung zeigt,
- 7 eine andere Tabelle eines SSC-Modulationsschemas gemäß einer Ausführungsform der Erfindung zeigt und
- 8 eine weitere Tabelle eines SSC-Modulationsschemas gemäß einer Ausführungsform der Erfindung zeigt.
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GENAUE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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2 zeigt einen vereinfachten Blockschaltplan einer elektronischen Vorrichtung gemäß Aspekten der Erfindung. Die elektronische Vorrichtung 1 kann eine integrierte elektronische Schaltung sein. Die elektronische Vorrichtung kann ein integrierter Taktsynthetisierer zum Erzeugen mehrerer individuell SSC-modulierter Taktsignale sein. Es gibt einen Phasenregelkreis PLL, der ein Taktsignal FPLL erzeugt. Das Taktsignal FPLL wird mehreren fraktionalen Teilern FDIV1, FDIV2, FDIV3, ..., FDIVX zugeführt. Die Anzahl fraktionaler Teiler kann gemäß den spezifischen Anforderungen der Zielanwendung variieren. Die fraktionalen Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX führen jeweilige modulierte Ausgangssignale FMOD1, FMOD2, FMOD3, ..., FMODX entsprechenden Ausgangspuffern OUTB1, OUTB2, OUTB3, ..., OUTBX zu. Jeder der Ausgangspuffer OUTB1, OUTB2, OUTB3, ..., OUTBX erzeugt ein entsprechendes gepuffertes Ausgangssignal OUT1, OUT2, OUT3, ..., OUTX.
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Die fraktionalen Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX empfangen Werte der Teilung (oder Dividierwerte oder Divisoren) KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX von den Spreizspektrumtakt-(SSC)-Steuerlogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX. Jeder der fraktionalen Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX besitzt eine entsprechende SSC-Steuerlogikstufe SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX zum Erzeugen eines individuellen Dividierwertes KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX, damit jede Ausgabe FMOD1, FMOD2, FMOD3, ..., FMODX individuell SSC-moduliert werden kann. Der Phasenregelkreis PLL empfängt ein stabiles Taktsignal FX von beispielsweise einem Kristalloszillator VCXO. Das Ausgangstaktsignal FPLL des Phasenregelkreises kann dann ein stabiles und konstantes Taktsignal mit einer festen Frequenz sein. Dieses stabile Taktsignal FPLL wird durch die mehreren Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX gemäß individuellen Modulationsschemata, die durch die Divisorwerte KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX angewandt werden, geteilt. Folglich wird jedes Teilerausgangssignal FMOD1, FMOD2, FMOD3, ..., FMODX gemäß einem individuellen SSC-Modulationsschema moduliert. Das Modulationsschema für FDIV1 kann dann vom Modulationsschema FDIV2 und FDIV3 verschieden sein, das seinerseits ein von FDIVX verschiedenes Modulationsschema haben kann.
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Die SSC-Steueriogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX sind konfiguriert, um ein jeweiliges Freigabesignal SSCEN[1...X], ein jeweiliges Formatsignal SSCFORM[1...X] und einen Basiswert für fraktionalen Teiler KRFAC[1...X] zu empfangen. Die SSC-Steuerlogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX modulieren die Divisorwerte KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX für fraktionalen Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX periodisch mit der Zeit, indem sie die modulierten Divisorwerte KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX erzeugen, um dem geforderten SSC-Modulationsschema für den betreffenden Kanal (oder die betreffende Ausgabe OUT1 bis OUTX) Rechnung zu tragen. Daher empfangen die SSC-Steuerlogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX einen Modulationstakt FMOD als ein Eingangssignal, das die Zeitbasis der SSC-Modulationsfrequenz bestimmt. Der Modulationstakt wird vom PLL-Ausgangssignal FPLL abgeleitet. Der vom PLL ausgegebene Takt FPLL wird durch einen Teiler DIV geleitet. Das geteilte Taktsignal FPLL wird dann FMOD, das von den SSC-Steuerlogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX als Modulationstaktfrequenz verwendet wird. Die gezeigte SSC-Architektur verwendet nur einen einzigen PLL anstatt mehrerer PLL für alle Ausgangssignale OUT1, ..., OUTX. Die Frequenzen der Taktsignale FMOD1, ..., FMODX der fraktionalen Teiler FCIV1, ..., FDIVX sind dann gegeben durch die Eingangstaktfrequenz des Taktsignals FPLL geteilt durch den Divisorwert des fraktionalen Teilers:
wobei FPLL die Taktfrequenz des Ausgangssignals des PLL ist, FMODi einer der fraktionalen Teiler FDIV1, FDIV2, FDIV3, ..., FDIVX ist und KFRACSSCi der entsprechende Wert der Teilung oder des Divisors KFRACSSC1, KFRACSSC2, KFRACSSC3, ..., KFRACSSCX des fraktionalen Teilers ist. Der Index i ist 1, 2, 3, ..., X. Die Divisorwerte KFRACSSCi sind eine Funktion der Zeit KFRACSSCi(t).
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In einer Ausführungsform kann FPLL 250 MHz sein, kann FMOD 100 MHz sein, kann das Format -0,5 % sein und kann KFRACSSCi(t) zwischen 2,5 und 2,5125 moduliert werden.
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3 zeigt einen vereinfachten Schaltplan einer der SSC-Steuerlogikstufen SSCCTRL1, SSCCTRL2, SSCCTRL3, ..., SSCCTRLX, die als SSCCTRLi (mit i = 1 bis X) bezeichnet ist. Es gibt einen digitalen Multiplizierer. In dieser Ausführungsform kann der Multiplizierer MULT in einer sehr einfachen Weise als ein Schieberegister und ein Addierer implementiert sein. 5 zeigt eine beispielhafte Implementierung für den Multiplizierer MULT, die mit Bezug auf 5 näher erläutert wird. Es gibt außerdem eine Nachschlagetabelle LUT und eine Modulationslogik MODLOGIC. Die SSC-Steuerlogikstufe SSCCNTLi wird mit einem Freigabesignal SSCENi freigegeben. Die Modulationslogik MODLOGIC empfängt das Formatsignal SSCFORMi, das verschiedene Modulationsformate wie beispielsweise -0,5, -2 % oder ±2 % angibt. In der SSC-Steuerstufe SSCCTRLi ist ein Multiplizierschema implementiert, dass den Anfangs- oder Basis-Divisorwert KFRAC mit dem korrekten Multipliziererwert für jeden diskreten Modulationsschritt multipliziert. Der fraktionale Divisorwert KFRACSSCi(t) wird dann mit der Zeit periodisch moduliert. Die Werte des digitalen Multiplizierers, die erforderlich sind, um zu bestimmen, wie in jedem diskreten Modulationsschritt der Divisorwert KFRACSSCi(t) berechnet werden soll, sind in einer oder mehreren Nachschlagetabellen LUT gespeichert. Die in den LUT gespeicherten Werte können mittels eines Nur-Lese-Speichers hart codiert sein oder in einen Speicher mit wahlfreiem Zugriff, der beim Initialisieren mit den richtigen Werten geladen wird, weich codiert sein. Die Nachschlagetabelle LUT speichert auch das Vorzeichen jedes Multipliziererwertes, um eine Aufwärtsspreizungs- und Abwärtsspreizungs-SSC-Modulation zu ermöglichen. Die Logik MODLOGIC wählt die korrekte Nachschlagetabelle LUT für die erforderliche SSC-Modulationsform aus und gibt die SSC-Modulation in Antwort auf das Freigabesignal SSCENi frei. Das Modulationstaktsignal FMOD taktet den digitalen Multiplizierer MULT so, dass der digitale Wert des fraktionalen Divisorwertes KFRAC mit den jeweiligen Werten, die in der Nachschlagetabelle LUT gespeichert sind und aus dieser abgerufen werden, multipliziert wird. Am Ausgang des Multiplizierers MULT wird dann ein SSC-modulierter digitaler Divisorwert KFRACSSCi(t) erzeugt. Die Werte KFRACSSCi(t) werden dann den fraktionalen Teilern FDIVi zugeführt. Beispiele für die Nachschlagetabelle sind in 6, 7 und 8 gezeigt.
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4 zeigt ein Diagramm, das eine diskrete Approximation einer SSC-Modulationsform gemäß Ausführungsformen der Erfindung veranschaulicht. Das gezeigte Beispiel bezieht sich auf ein Dreiecksmodulationsschema mit Modulationstiefen von -0,5 %, -2 % oder ±2 % der Nenn-Ausgangsfrequenz. Die negativen Werte werden als Abwärtsspeizung bezeichnet, da die Nennfrequenz nur verkleinert wird. „±2“ wird als Mittenspreizung bezeichnet, da die Frequenz um 2 % um die Mittenfrequenz verändert wird. Im gezeigten Beispiel wird die Dreiecks-SSC-Modulationsform durch acht diskrete Schritte nach oben und acht diskrete Schritte nach unten approximiert. Die Schritte entsprechen Divisorwerten KFRACSSCi. Jedoch können andere Ausführungsformen eine andere Anzahl von Schritten und entsprechende Divisorwerte KFRACSSCi verwenden. Die Divisorwerte KFRACSSCi werden dann in Übereinstimmung mit dem gezeigten Schema variiert. Dies bedeutet, dass die Divisorwerte KFRACSSCi so bestimmt werden, dass die Frequenz der Ausgangstaktsignale FMODi zwischen der maximalen Frequenz FMAX und der minimalen Frequenz FMIN variiert wird. Die Frequenzwerte FMAX, FCENTER und FMIN können FMAX = +0 % oder +2 %, FCENTER = -0,25 % oder 0 % und FMIN = -0,5 % oder -2 %, je nach gewähltem SSC-Format, entsprechen; sie werden durch das Signal SSCFORMi ausgewählt.
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In einer vorteilhaften Ausführungsform kann der in 4 gezeigte digitale Multiplizierer MULT in einer sehr effizienter Weise implementiert sein. Die Binärmultiplikation mit dem Faktor 2 ist zu einer Verschiebung des Binärwort nach links äquivalent, während eine Multiplikation mit 1/2 zu einer Verschiebung des Binärwort nach rechts äquivalent ist. Die Multiplikation von KFRAC mit 1.00000000001 im Binärformat ist gleich der Summe von KFRAC plus KFRAC, das um 11 Bits nach rechts verschoben ist. Dieses Prinzip ist in 5 näher erläutert. 5 zeigt einen Ablaufplan, der die Art und Weise der Berechnung der verschiedenen Divisorwerte KFRACSSCi(t) in einer vorteilhaften Ausführungsform erläutert. Demgemäß wird der Basis- oder Anfangswert KFRAC einem Summierelement Σ und einer Reihe von Rechtsschiebern zugeführt, um KFRAC in jedem Schieber um ein Bit zu verschieben. Die Steuerlogikstufen SSCCRTLi und genauer die Werte in der Nachschlagetabelle LUT bestimmen, wie der Divisorwert KFRAC verschoben wird und wie die geteilten Brüche von KFRAC in Übereinstimung mit dem geforderten Divisorwert KFRACSSCi(t) addiert werden. Um die Aufwärts- und Abwärtsspreizung zu bewerkstelligen, können die verschobenen Brüche von KFRAC entsprechend den Vorzeichenwerten, die ebenfalls in der LUT gespeichert sind und aus dieser abgerufen werden, addiert oder subtrahiert werden. Dieses SSC-Modulationsschema verschafft die notwendigen KFRACSSCi(t)-Werte. Die Werte aus der Nachschlagetabelle können die in den 6 bis 8 gezeigte Form besitzen.
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6, 7 und 8 zeigen verschiedene Tabellen, die sich auf Modulationsschemata beziehen, die als Nachschlagetabellen LUT gespeichert sind. Jede der gezeigten Tabellen implementiert eine Dreiecks-SSC-Modulationsform. Jedoch ist die vorliegende Erfindung nicht auf Dreiecksmodulationsformen beschränkt. 6 ist eine Dreiecks-SSC-Modulationsform mit einer Abwärtsspreizung von -0,390625 %. Die Nullen und die Einsen geben an, ob ein verschobener Wert verwendet wird oder nicht. Die Vorzeichenwerte geben an, ob der verschobene Bruch addiert oder subtrahiert wird. 7 ist eine Nachschlagetabelle für eine Dreiecks-SSC-Modulationsform mit einer Abwärtsspreizung von -1,5625 %, während 8 eine Nachschlagetabelle für eine Dreiecks-SSC-Modulationsform mit einer Mittenspreizung von ±1,5625 % ist.
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Obwohl die Erfindung oben mit Bezug auf spezifische Ausführungsformen beschrieben worden ist, ist sie nicht auf diese Ausführungsformen beschränkt, wobei einem Fachmann zweifellos Alternativen einfallen werden, die im Umfang der Erfindung, wie er beansprucht ist, liegen.
