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QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
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Diese Anmeldung beansprucht die Priorität der
koreanischen Patentanmeldung Nr. 10-2013-0008895 , welche am 25. Januar 2013 im koreanischen Amt für geistiges Eigentum eingereicht wurde, deren kompletter Inhalt hiermit hierin aufgenommen wird.
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HINTERGRUND
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Frequenzgeneratoren werden üblicherweise in digitalen Systemen benutzt. In elektrischen Schaltungen, insbesondere, in taktgesteuerten digitalen Systemen, werden Frequenzgeneratoren dazu benutzt, um Taktsignale zu erzeugen. Frequenzgeneratoren haben typischerweise die Form von Phasenregelkreis-(PLL-)- und Verzögerungsregelkreis-(DLL-)Schaltungen. Ein PLL beinhaltet einen spannungsgesteuerten Oszillator (VCO); jedoch beinhaltet ein DLL eine Verzögerungsleitung, anstatt einen VCO.
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ZUSAMMENFASSUNG
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Beispielhafte Ausführungsformen beziehen sich auf eine Taktsignalerzeugungs-Technologie, und insbesondere, auf ein Taktsignalerzeugungs-Verfahren, und Vorrichtungen, die das Verfahren anwenden und die in der Lage sind, eine konstante Tastung beizubehalten, obwohl die Taktfrequenz verändert wird. Um dies zu erreichen, wird in manchen Ausführungsformen ein Tastcode in einen Zeitintervallcode normalisiert.
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Gemäß einem Aspekt der erfinderischen Idee, wird ein Taktsignalerzeugungs-Verfahren erbracht, umfassend: Empfangen eines Tastcodes, der eine Tastung des Taktsignals darstellt, und eines Zeitintervallcode, der ein Zeitintervall des Taktsignals darstellt; und Normalisieren des Tastcodes in dem Zeitintervallcode und Ausgeben eines normalisierten Tastcodes.
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In manchen Ausführungsformen, beinhaltet das Ausgeben des normalisierten Tastcodes; Ändern eines höchstwertigen Bits (MSB) des Tastcodes, um einen veränderten Tastcode zu erhalten; Verschieben von sowohl dem veränderten Tastcode und dem Zeitintervallcode in eine erste Richtung; Erzeugen eines Multiplikationscodes durch Multiplizieren des nach rechts verschobenen Tastcodes und des nach rechts verschobenen Zeitintervallcodes; und Erzeugen des normalisierten Tastcodes, durch Verschieben des Multiplikationscodes in eine zweite, zu der ersten gegenteilige Richtung.
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In manchen Ausführungsformen, umfasst das Verfahren des Weiteren: Regeln einer Anstiegszeit eines Taktsignals, in Reaktion auf den Zeitintervallcode; Regeln einer Abfallzeit des Taktsignals, in Reaktion auf den normalisierten Tastcode; und Erzeugen des Taktsignals, welches die geregelte Anstiegszeit und Abfallzeit umfasst.
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In manchen Ausführungsformen, wird die Abfallzeit des Taktsignals in Reaktion auf den Zeitintervallcode und den normalisierten Tastcode geregelt.
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In manchen Ausführungsformen umfasst das Verfahren des Weiteren: Regeln einer Anstiegszeit eines Taktsignals, in Reaktion auf ein Bezug-Taktsignal und dem Zeitintervallcode; und Regeln einer Abfallzeit des Taktsignals, in Reaktion auf das Bezug-Taktsignal, den Zeitintervallcode, und den normalisierten Tastcode, um ein taktgesteuertes Taktsignal zu erzeugen, um das Taktsignal zu erzeugen, welches die geregelte Anstiegszeit und Abfallzeit umfasst.
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In manchen Ausführungsformen, umfasst das Erzeugen des taktgesteuerten Taktsignals: Frequenzteilen eines Bezug-Taktsignal durch ein Teilungsverhältnis, welches dem Zeitintervallcode entspricht, um ein frequenzgeteiltes erstes Taktsignal zu erzeugen; Frequenzteilen des Bezug-Taktsignals durch das Teilungsverhältnis, um ein frequenzgeteiltes zweites Taktsignal zu erzeugen; und Empfangen des frequenzgeteilten ersten Takts als ein festgesetztes Signal und Empfangen des frequenzgeteilten zweiten Taktsignals als ein Rückstell-Signal und Erzeugen des taktgesteuerten Taktsignals, welches die Tastung aufweist.
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In manchen Ausführungsformen ist das Teilungsverhältnis eine gemischte Dezimale.
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Gemäß einem Aspekt der erfinderischen Idee wird eine Taktsignal erzeugende Vorrichtung erbracht, welche eine normalisierte Tastcode-Erzeugungsschaltung umfasst, die einen Tastcode mit Vorzeichen in einen Zeitintervallcode ohne Vorzeichen normalisiert, um einen normalisierten Tastcode auszugeben, wobei der Tastcode mit Vorzeichen eine Tastung des Taktsignals darstellt und der Zeitintervallcode ohne Vorzeichen ein Zeitintervall des Taktsignals darstellt.
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In manchen Ausführungsformen umfasst die Vorrichtung des Weiteren einen Oszillator, der eine Anstiegszeit eines Taktsignals, in Reaktion auf den Zeitintervallcode, regelt und eine Abfallzeit des Taktsignals, in Reaktion auf den normalisierten Tastcode, regelt, um ein taktgesteuertes Taktsignal zu erzeugen.
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In manchen Ausführungsformen regelt der Oszillator die Abfallzeit des Taktsignals in Reaktion auf den Zeitintervallcode und den normalisierten Tastcode.
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In manchen Ausführungsformen beinhaltet die normalisierte Tastcode-Erzeugungsschaltung: eine höchstwertige-Bit-(MSB-)Änderungsschaltung, die ein MSB des Tastcodes ändert; einen ersten Shift-Operator, der einen Ausgangscode der MSB-Änderungsschaltung bitweise in eine erste Richtung verschiebt; einen zweiten Shift-Operator, der den Zeitintervallcode bitweise in die erste Richtung verschiebt; einen Multiplizierer, der einen Ausgangscode des ersten Shift-Operator mit einem Ausgangscode des zweiten Shift-Operators multipliziert; und einen dritten Shift-Operator, der einen Ausgangscode des Multiplizierers in eine zweite Richtung verschiebt, um den normalisierten Tastcode zu erzeugen, wobei die zweite Richtung entgegengerichtet von der ersten Richtung ist.
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In manchen Ausführungsformen umfasst der Oszillator: einen ersten Frequenzgenerator, der ein Bezug-Taktsignal durch eine erste gemischte Dezimale frequenzteilt, die dem Zeitintervallcode entspricht, um ein frequenzgeteiltes ersten Taktsignal zu erzeugen; einen zweiten Frequenzgenerator, der das Bezug-Taktsignal durch die erste gemischte Dezimale frequenzteilt, um ein frequenzgeteiltes zweites Taktsignal zu erzeugen; und ein SR-Auffangregister, welches die frequenzgeteilte erste Tastung als ein festgesetztes Signal empfängt und das frequenzgeteilte zweite Taktsignal als ein Rückstell-Signal empfängt und das taktgesteuerte Taktsignal ausgibt, welches die Tastung aufweist.
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In manchen Ausführungsformen ist eine Differenz zwischen jeweiligen Anstiegsecken des frequenzgeteilten ersten Taktsignals und des frequenzgeteilten zweiten Taktsignals, die ein Paar bilden, gleich einer zweiten gemischten Dezimalen ist, die dem normalisierten Tastcode entspricht.
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Gemäß einem Aspekt der erfinderischen Idee wird eine integrierte Stromüberwachungseinheit (power management integrated circuit, PMIC) erbracht, umfassend: eine normalisierte Tastcode-Erzeugungsschaltung, welche einen Tastcode in einen Zeitintervallcode normalisiert, um einen normalisierten Tastcode zu erzeugen, wobei der Tastcode eine Tastung eines Taktsignals darstellt und ein Zeitintervallcode ein Zeitintervall des Taktsignals darstellt; einen Oszillator, der ein Taktsignal erzeugt, welches eine Anstiegszeit aufweist, die basieren auf dem Zeitintervallcode, geregelt wird und eine Abfallzeit aufweist, die basierend auf dem normalisierten Tastcode, geregelt wird; einen Treiber, der das Taktsignal über einen ersten Kontakt nach Außen fährt; einen Analog-zu-Digital-Wandler (ADC), der ein analoges Signal, das über einen zweiten Kontakt empfangen wird, in einen digitalen Code umwandelt; und eine Tastcode-Erzeugungsschaltung, die den Tastcode basierend auf einem Referenzcode und dem digitalen Code erzeugt.
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In manchen Ausführungsformen ist der Tastcode ein Code mit Vorzeichen und wobei der Zeitintervallcode ein Code ohne Vorzeichen.
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In manchen Ausführungsformen, regelt der Oszillator die Abfallzeit des Taktsignals in Reaktion auf den Zeitintervallcode und den normalisierten Tastcode.
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In manchen Ausführungsformen beinhaltet die normalisierte Tastcode-Erzeugungsschaltung: eine höchstwertige-Bit-(MSB-)Änderungsschaltung, die ein MSB des Tastcodes ändert; einen ersten Shift-Operator, der einen Ausgangscode der MSB-Änderungsschaltung bitweise in eine erste Richtung verschiebt; einen zweiten Shift-Operator, der den Zeitintervallcode bitweise in die erste Richtung verschiebt; einen Multiplizierer, der einen Ausgangscode des ersten Shift-Operator mit einem Ausgangscode des zweiten Shift-Operators multipliziert; und einen dritten Shift-Operator, der einen Ausgangscode des Multiplizierers in eine zweite Richtung verschiebt, um den normalisierten Tastcode zu erzeugen, wobei die zweite Richtung entgegengerichtet von der ersten Richtung ist.
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In manchen Ausführungsformen umfasst der Oszillator: einen ersten Frequenzgenerator, der ein Bezug-Taktsignal durch eine erste gemischte Dezimale frequenzteilt, die dem Zeitintervallcode entspricht, um ein frequenzgeteiltes ersten Taktsignal zu erzeugen; einen zweiten Frequenzgenerator, der das Bezug-Taktsignal durch die erste gemischte Dezimale frequenzteilt, um ein frequenzgeteiltes zweites Taktsignal zu erzeugen; und ein SR-Auffangregister, welches die frequenzgeteilte erste Taktung als ein festgesetztes Signal empfängt und das frequenzgeteilte zweite Taktsignal als ein Rückstell-Signal empfängt und das taktgesteuerte Taktsignal ausgibt, welches die Tastung aufweist.
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In manchen Ausführungsformen ist eine Differenz zwischen jeweiligen Anstiegsecken des frequenzgeteilten ersten Taktsignals und des frequenzgeteilten zweiten Taktsignals, die ein Paar bilden, gleich einer zweiten gemischten Dezimalen ist, die dem normalisierten Tastcode entspricht.
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Gemäß einem Aspekt der erfinderischen Idee wird ein Gleichstrom(DC)-DC Umwandler erbracht, umfassend: den PMIC, wie er hierin beschrieben wird und einen Leiter, der zwischen dem ersten und zweiten Kontakt geschaltet ist.
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In manchen Ausführungsformen beinhaltet die normalisierte Tastcode-Erzeugungsschaltung: eine höchstwertige-Bit-(MSB-)Änderungsschaltung, die ein MSB des Tastcodes ändert; einen ersten Shift-Operator, der einen Ausgangscode der MSB-Änderungsschaltung bitweise in eine erste Richtung verschiebt; einen zweiten Shift-Operator, der den Zeitintervallcode bitweise in die erste Richtung verschiebt; einen Multiplizierer, der einen Ausgangscode des ersten Shift-Operator mit einem Ausgangscode des zweiten Shift-Operators multipliziert; und einen dritten Shift-Operator, der einen Ausgangscode des Multiplizierers in eine zweite Richtung verschiebt, um den normalisierten Tastcode zu erzeugen, wobei die zweite Richtung entgegengerichtet von der ersten Richtung ist.
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In manchen Ausführungsformen umfasst der Oszillator: einen ersten Frequenzgenerator, der ein Bezug-Taktsignal durch eine erste gemischte Dezimale frequenzteilt, die dem Zeitintervallcode entspricht, um ein frequenzgeteiltes ersten Taktsignal zu erzeugen; einen zweiten Frequenzgenerator, der das Bezug-Taktsignal durch die erste gemischte Dezimale frequenzteilt, um ein frequenzgeteiltes zweites Taktsignal zu erzeugen; und ein SR-Auffangregister, welches die frequenzgeteilte erste Taktung als ein festgesetztes Signal empfängt und das frequenzgeteilte zweite Taktsignal als ein Rückstell-Signal empfängt und das taktgesteuerte Taktsignal ausgibt, welches die Tastung aufweist.
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Gemäß einem Aspekt der erfinderischen Idee wird ein Mobiles Kommunikationsgerät erbracht, umfassend: einen Anwendungsprozessor; und einen PMIC, der über einen Leiter, der mit einem ersten Kontakt verbunden ist, eine Betriebsspannung an den Anwendungsprozessor anlegt, wobei der PMIC umfasst: eine normalisierte Tastcode-Erzeugungsschaltung, die einen Tastcode in einen Zeitintervallcode normalisiert, um einen normalisierten Tastcode auszugeben, wobei der Tastcode eine Tastung darstellt und der Zeitintervallcode ein Zeitintervall darstellt; einen Oszillator, der ein Taktsignal erzeugt, welches eine Anstiegszeit aufweist, die basieren auf dem Zeitintervallcode, geregelt wird und eine Abfallzeit aufweist, die basierend auf dem normalisierten Tastcode, geregelt wird; einen Treiber, der das Taktsignal über den ersten Kontakt nach Außen fährt; einen Analog-zu-Digital-Wandler (ADC), der ein analoges Signal, das über einen zweiten Kontakt empfangen wird, in einen digitalen Code umwandelt; und eine Tastcode-Erzeugungsschaltung, die den Tastcode basierend auf einem Referenzcode, der von dem Anwendungsprozessor ausgegeben wird, und dem digitalen Code erzeugt.
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In manchen Ausführungsformen regelt der Oszillator die Abfallzeit des Taktsignals in Reaktion auf den Zeitintervallcode und den normalisierten Tastcode.
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In manchen Ausführungsformen beinhaltet die normalisierte Tastcode-Erzeugungsschaltung: eine höchstwertige-Bit-(MSB-)Änderungsschaltung, die ein MSB des Tastcodes ändert; einen ersten Shift-Operator, der einen Ausgangscode der MSB-Änderungsschaltung bitweise in eine erste Richtung verschiebt; einen zweiten Shift-Operator, der den Zeitintervallcode bitweise in die erste Richtung verschiebt; einen Multiplizierer, der einen Ausgangscode des ersten Shift-Operator mit einem Ausgangscode des zweiten Shift-Operators multipliziert; und einen dritten Shift-Operator, der einen Ausgangscode des Multiplizierers in eine zweite Richtung verschiebt, um den normalisierten Tastcode zu erzeugen, wobei die zweite Richtung entgegengerichtet von der ersten Richtung ist.
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In manchen Ausführungsformen umfasst der Oszillator: einen ersten Frequenzgenerator, der ein Bezug-Taktsignal durch eine erste gemischte Dezimale frequenzteilt, die dem Zeitintervallcode entspricht, um ein frequenzgeteiltes ersten Taktsignal zu erzeugen; einen zweiten Frequenzgenerator, der das Bezug-Taktsignal durch die erste gemischte Dezimale frequenzteilt, um ein frequenzgeteiltes zweites Taktsignal zu erzeugen; und ein SR-Auffangregister, welches die frequenzgeteilte erste Taktung als ein festgesetztes Signal empfängt und das frequenzgeteilte zweite Taktsignal als ein Rückstell-Signal empfängt und das taktgesteuerte Taktsignal ausgibt, welches die Tastung aufweist.
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Gemäß einem Aspekt der erfinderischen Idee wird eine Vorrichtung erbracht, umfassend: eine normalisierte Tastcode-Erzeugungsschaltung, die einen Tastcode mit Vorzeichen in einen Zeitintervallcode ohne Vorzeichen normalisiert, um einen normalisierten Tastcode auszugeben, wobei der Tastcode mit Vorzeichen eine Tastung eines periodischen Signals darstellt und wobei der Zeitintervallcode ohne Vorzeichen ein Zeitintervall des periodischen Signals darstellt; und einen periodischen Signalerzeuger, der das periodische Signal erzeugt, welches die Tastung aufweist und das Zeitintervall in Reaktion auf den normalisierten Tastcode aufweist.
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In manchen Ausführungsformen umfasst das periodische Signal ein Taktsignal.
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In manchen Ausführungsformen wird die Tastung des periodischen Signals beibehalten, wenn das Zeitintervall verändert wird.
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In manchen Ausführungsformen wird eine Anstiegszeit des periodischen Signals in Reaktion auf den Zeitintervallcode geregelt; und eine Abfallzeit des periodischen Signals in Reaktion auf den normalisierten Tastcode geregelt wird.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Beispielhafte Ausführungsformen der erfinderischen Ideen werden anhand der folgenden ausführlichen Beschreibung und den dazugehörigen Zeichnungen klarer verstanden werden, wobei folgendes gilt:
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1 ist ein Blockdiagramm einer Taktsignalerzeugungs-Schaltung, gemäß einer Ausführungsform der vorliegenden erfinderischen Ideen;
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2 ist ein entwurfsmäßiges Diagramm zur Beschreibung eines Verfahrens zum Erzeugen eines normalisierten Tastcodes;
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3 und 4 sind entwurfsmäßige Diagramme zur Beschreibung eines Verfahrens zum Normalisieren eines Tastcodes in einen Zeitintervallcode;
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5 ist ein Blockdiagramm einer Ausführungsform des Oszillators 130, der in 1 dargestellt ist;
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6 ist ein Blockdiagramm einer digitalen Verzögerungsleitung, die in dem Oszillator aus 5 beinhaltet ist;
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7 stellt Wellenformen von Signalen dar, die von dem Oszillator aus 5 erzeugt werden;
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8 ist ein Blockdiagramm eines mobilen Kommunikationsgeräts, welches die Taktsignalerzeugungs-Schaltung, gemäß der in 1 dargestellten Ausführungsform, beinhaltet; und
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9 ist ein Fließdiagramm eines Verfahrens zum Erzeugen eines Taktsignals, gemäß einer Ausführungsform der vorliegenden erfinderischen Ideen.
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AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
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Die erfinderischen Ideen werden nun ausführlicher mit Bezug auf die begleitenden Zeichnungen erklärt, in denen Ausführungsformen der erfinderischen Ideen gezeigt werden. Die erfinderischen Ideen kann jedoch durch vielerlei verschiedene Formen verkörpert werden und sollte nicht als beschränkend, auf die Ausführungsformen, die im folgenden kommen, ausgelegt werden. Vielmehr werden diese Ausführungsformen geliefert, so dass diese Offenbarung sorgfältig und vollständig sein wird, und dass Konzept der beispielhaften Ausführungsformen vollständig an den Fachmann vermittelt wird. In den Zeichnungen sind die Größe und die relativen Größen der Schichten und Bereiche zur Klarheit übertrieben dargestellt. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
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Es versteht sich, dass wenn ein Element als ”verbunden mit”, oder ”befestigt mit” einem anderen Element bezeichnet wird, so kann es direkt verbunden oder befestigt mit dem anderen Element, oder es können dazwischenliegende Elemente vorhanden sein. Wenn im Gegensatz dazu ein Element als ”direkt verbunden mit” oder ”direkt befestigt mit” einem anderen Element bezeichnet wird, so sind keine dazwischenliegenden Elemente vorhanden. Der hierin benutzte Begriff ”und/oder” beinhaltet jede Kombination von einem oder mehreren der dazugehörigen, aufgelisteten Gegenstände und kann durch ”/” verkürzt werden.
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Es versteht sich, dass auch wenn die Begriffe erste(r), zweite(r), usw. hierin benutzt werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht auf diese Begriffe eingeschränkt werden. Diese Begriffe werden benutzt um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Signal als ein zweites Signal bezeichnet werden, und, in ähnlicher Weise könnte ein zweites Signal als ein erstes Signal bezeichnet werden, ohne von dem Umfang der beispielhaften Ausführungsformen abzuweichen.
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Das hierin benutzte Fachvokabular hat nur den Zweck bestimmte Ausführungsformen zu beschreiben und es nicht dazu gedacht, die beispielhaften Ideen einzuschränken. Die hierin benutzten Singularformen ”ein(e)” und ”der/die/das”, sind so gemeint, dass sie ebenso die Pluralformen beinhalten, es sei denn, der Kontext deutet dies eindeutig nicht an. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „beinhaltet” und/oder „beinhaltend”, wenn sie in dieser Beschreibung benutzt werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten angeben, jedoch nicht die Anwesenheit oder Ergänzung von weiteren, einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten, und/oder daraus bestehenden Gruppen ausschließt.
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Wenn nicht anders festgelegt, so haben alle hierin benutzten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die selbe Bedeutung, wie sie von einem Fachmann auf dem Gebiet der Technik, zu welchem die beispielhaften Ideen gehören, verstanden werden. Es versteht sich weiterhin, dass Begriffe, wie zum Beispiel solche, die in allgemein benutzten Wörterbüchern festgelegt werden, so verstanden werden, dass sie eine Bedeutung haben, welche konsistent ist mit ihrer Bedeutung im Zusammenhang der relevanten Technik und/oder der zu Grunde liegenden Beschreibung, und sollte nicht in einer idealisierten oder übermäßig formalen Art interpretiert werden, es sei denn, dies ist hierin ausdrücklich so festgelegt.
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1 ist ein Blockdiagramm einer Taktsignalerzeugungs-Schaltung 100, gemäß einer Ausführungsform der vorliegenden erfinderischen Ideen.
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In Bezug auf 1 wird die Taktsignalerzeugungs-Schaltung 100 als ein Beispiel eines Frequenzgenerators genutzt und beinhaltet eine normalisierte Tastcode-Erzeugungsschaltung 110, einen Oszillator 130, und einen Treiber 170. In manchen Ausführungsformen kann die Taktsignalerzeugungs-Schaltung 100 durch einen integrierten Schaltkreises (IC) oder eine Ein-Chip-System (Soc) Struktur, oder eine andere anwendbare Umsetzung zur Anwendung gebracht werden.
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Die normalisierte Tastcode-Erzeugungsschaltung 110 normalisiert einen Tastcode DCODE, der ein Tastverhältnis (der Einfachheit halber Tastung genannt) darstellt, in einen Zeitintervallcode PCODE, der einen Zeitintervall darstellt, um einen normalisierten Tastcode NDCODE auszugeben. Die normalisierte Tastcode-Erzeugungsschaltung 110 kann als Normalisator fungieren.
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In manchen Ausführungsformen kann der Oszillator 130 dazu eingerichtet sein, eine Anstiegszeit eines Taktsignals CLKO, in Reaktion auf Zustände eines Bezug-Taktsignals CLKref um des Zeitintervallcodes PCODE, zu regeln, und eine Abfallzeit des Taktsignals CLKO, in Reaktion auf Zustände des Bezug-Taktsignals CLKref und des normalisierten Tastcodes NDCODE, zu regeln, und dabei ein taktgesteuertes Taktsignal CLKO zu erzeugen.
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Der Oszillator 130 kann als numerisch gesteuerter Zeitintervall- und Tastungs-Oszillator bezeichnet werden. Der Oszillator 130 kann auch den Takt (timing) des Abfalls des Taktsignals CLKO, in Reaktion auf Zustände des Bezug-Taktsignals CLKref, des Zeitintervallcodes PCODE, und des normalisierten Tastcodes NDCODE, regeln.
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In Reaktion auf das taktgesteuerte Taktsignal CLKO erzeugt der Treiber 170 ein Treibertaktsignal DCLK. Zum Beispiel kann der Treiber 170 als Invertierer oder Puffer (buffer) zur Anwendung gebracht werden. Das Taktsignal CLKO kann ein pulsweitenmoduliertes (PWM) Signal sein. Dadurch kann die Taktsignalerzeugungs-Schaltung 100 als eine PWM-Signal-Erzeugungsschaltung dienen. Es sollte beachtet werden, dass obwohl sich die vorliegende Offenbarung auf die Abfallzeit und Anstiegszeit des Taktsignals CLKO in Reaktion auf die verschiedenen Signale bezieht, so kann ebenfalls das Umgekehrte gelten; zum Beispiel kann der Abfall des Taktsignals CLK0 in Reaktion auf Zustände eines Bezug-Taktsignals CLKref und des Zeitintervallcodes PCODE stattfinden, und der Anstieg des Taktsignals CLK0 kann in Reaktion auf Zustände des Bezug-Taktsignals CLKref und des normalisierten Tastcodes NDCODE stattfinden.
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2 ist ein entwurfsmäßiges Diagramm zur Beschreibung eines Verfahrens zum Erzeugen des normalisierten Tastcodes NDCODE. In Bezug auf 2, werden der Einfachheit halber Codes ohne Vorzeichen und Codes mit Vorzeichen auf 8-Bit-Basis beschrieben. Zum Beispiel kennzeichnen die Codes mit Vorzeichen gerichtete (directional) Codes, basierend auf einem bestimmten Kriterium.
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Der Zeitintervallcode PCODE ist ein Code ohne Vorzeichen und erhöht sich in der vorliegenden beispielhaften Ausführungsform von 8'h00 auf 8'hFF. Der Code ohne Vorzeichen entspricht einer Betriebsspannung, und umso mehr der Code ohne Vorzeichen ansteigt, desto mehr steigt die Betriebsspannung an.
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Dahingegen ist der Tastcode DCODE ein Code mit Vorzeichen und erhöht sich von 8'h00 auf 8'h7F und verringert sich von 8'hFF auf 8'h80, basierend auf einem Tastgrad (duty cycle) von 50%. In dem vorliegenden erklärenden Beispiel ist die Tastung bei 8'h7F bei 100%, und ist die Tastung bei 8'h80 bei 0%. Zum Beispiel kann ein Code mit positivem Vorzeichen auf dem Bereich zwischen 8'h00 bis 8'h7F definiert sein, und ein Code mit negativem Vorzeichen kann auf dem Bereich von 8'hFF bis 8'h80 definiert sein.
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Wenn das höchstwertige Bit (MSB) eines Codes ohne Vorzeichen sich verändert, ändert sich der Code ohne Vorzeichen in einen Code mit Vorzeichen. Wenn sich zum Beispiel die Codes ohne Vorzeichen 8'h00, 8'h7F, 8'h80, und 8'hFF in Codes mit Vorzeichen ändern, werden sie jeweils in 8'h80, 8'hFF, 8'h00, und 8'h7F umgeändert.
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Mit anderen Worten, eine MSB-Änderungsschaltung 111 ändert das MSB des Tastcodes DCODE zum Beispiel von 1 auf 0 oder von 0 auf 1. Die MSB-Änderungsschaltung 111 dient als eine Code-Änderungsschaltung, die einen Code mit Vorzeichen in einen Code ohne Vorzeichen umändert.
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3 und 4 sind entwurfsmäßige Diagramme zum Beschreiben eines Verfahrens zum Normalisieren des Tastcodes DCODE was den Zeitintervallcode PCODE anbetrifft. In Bezug auf 3 stellt der Tastcode DCODE, der 8'h00 ist, eine Tastung von 50% dar.
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In Bezug auf 1 bis 3, gibt die MSB-Änderungsschaltung 111 einen Code A aus, der 8'h80 ist, wenn der Tastcode 8'h00 ist.
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Ein erster Shift-Operator 113 gibt, durch bitweises Verschieben des Codes A (= 8'h80) um ein Bit nach rechts, einen Code B aus, der 8'h40 ist. Wenn der Zeitintervallcode 8'h40 ist, gibt ein zweiter Shift-Operator 115, durch bitweises Verschieben des Zeitintervallcodes PCODE (= 8'h40) um einen Bit nach rechts, einen Code C aus, der 8'h20 ist.
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Ein Multiplizierer 117 gibt, durch Multiplizieren des Ausgabecodes B (= 8'h40) des ersten Shift-Operators 113 mit dem Ausgabecode C (= 8'h20) des zweiten Shift-Operators 115, einen Multiplikationscode D aus, der 8'h10 ist. Unter der Voraussetzung, dass 8'h80 gleich 1 ist, ist 8'h40 gleich 1/2, und 8'h20 ist gleich 1/4, und daher ist das Produkt von 8'h40 (= 1/2) und 8'h20 (= 1/4) gleich 8'h10 (= 1/8).
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Ein dritter Shift-Operator 119 erzeugt, durch bitweises Verschieben des Ausgabecodes D (= 8'h10) des Multiplizierers 117 um einen Bit nach links, einen normalisierten Tastcode NDCODE, der 8'h20 ist. Mit anderen Worten, beträgt das Verhältnis des normalisierten Tastcodes NDCODE (= 8'h20) zum Zeitintervallcode PCODE (= 8'h40) 50%. Jeder des ersten, zweiten, und dritten Shift-Operators 113, 115 und 119 wird durch die Benutzung eines bitweisen Schieberegisters zur Anwendung gebracht.
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Wie in 3 gezeigt, gibt die normalisierte Tastcode-Erzeugungsschaltung 110 8'h20 als den normalisierten Tastcode NDCODE aus, wenn der Tastcode DCODE gleich 8'h00 ist, der eine Tastung von 50% darstellt, falls 8'h40 als der Zeitintervallcode PCODE eingegeben wird. Andererseits gibt die normalisierte Tastcode-Erzeugungsschaltung 110 8'h40 als den normalisierten Tastcode NDCODE aus, falls 8'h80 als Zeitintervallcode PCODE eingegeben wird. In diesem Fall beträgt ein Verhältnis des normalisierten Tastcodes NDCODE (= 8'h40) zum Zeitintervallcode PCODE (= 8'h80) 50%.
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Ähnlich gibt die normalisierte Tastcode-Erzeugungsschaltung 110 8'h80 als den normalisierten Tastcode NDCODE aus, wenn 8'hFF als Zeitintervallcode PCODE eingegeben wird. Ein Verhältnis des normalisierten Tastcodes NDCODE (= 8'h80) zum Zeitintervallcode PCODE (= 8'hFF) beträgt beinahe 50%.
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Mit anderen Worten, wenn der Tastcode DCODE selbst in einem Fall konstant bleibt, in dem der Zeitintervallcode PCODE, der einer Betriebsspannung entspricht, sich ändert, wird der Tastcode DCODE in den Zeitintervallcode PCODE normalisiert. Dadurch kann die normalisierte Tastcode-Erzeugungsschaltung 110 eine Tastung wiederspiegeln, die dem Tastcode DCODE im veränderten Zeitintervallcode PCODE entspricht und kann den normalisierten Tastcode NDCODE, gemäß einem Ergebnis der Normalisierung, erzeugen.
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In Bezug auf 4 stellt der Tastcode DCODE, der 8'h7F ist, eine Tastung von 100% dar. In Bezug auf 1, 2 und 4, gibt die MSB-Änderungsschaltung 111 einen Code A aus, der 8'hFF ist, wenn der Tastcode 8'h7F ist.
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Der erste Shift-Operator 113 gibt, durch bitweises Verschieben des Codes A (= 8'hFF) um einen Bit nach rechts, einen Code B aus, der 8'h7F ist. Wenn der Zeitintervallcode 8'h40 ist, gibt der zweite Shift-Operator 115, durch bitweises Verschieben des Zeitintervallcodes PCODE (= 8'h40) um einen Bit nach rechts, einen Code C aus, der 8'h20 ist.
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Der Multiplizierer 117 kann, durch Multiplizieren des Ausgabecodes B (= 8'h7F) des ersten Shift-Operators 113 mit dem Ausgabecode C (= 8'h20) des zweiten Shift-Operators 115, einen Code D ausgeben, der 8'h20 ist. Angenommen, dass 8'h80 gleich 1 ist, ist in diesem Fall 8'h7F beinahe gleich 1, da es nahe an 8'h80 ist, und 8'h20 ist gleich 1/4, und daher ist das Produkt von 8'h7F (= 1) und 8'h20 (= 1/4) gleich 8'h10 (= 1/8).
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Der dritte Shift-Operator 119 erzeugt, durch bitweises Verschieben des Ausgabecodes D (= 8'h20) des Multiplizierers 117 um einen Bit nach links, den normalisierten Tastcode NDCODE, der 8'h40 ist.
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Wie in 4 gezeigt, gibt die normalisierte Tastcode-Erzeugungsschaltung 110 8'h40 als den normalisierten Tastcode NDCODE aus, wenn der Tastcode DCODE gleich 8'h7F ist, der eine Tastung von 100% darstellt, falls 8'h40 als der Zeitintervallcode PCODE eingegeben wird. In diesem Fall beträgt das Verhältnis des normalisierten Tastcodes NDCODE (= 8'h40) zum Zeitintervallcode PCODE (= 8'h40) 100%.
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Andererseits gibt die normalisierte Tastcode-Erzeugungsschaltung 110 8'h80 als den normalisierten Tastcode NDCODE aus, falls 8'h80 als Zeitintervallcode PCODE eingegeben wird. In diesem Fall beträgt das Verhältnis des normalisierten Tastcodes NDCODE (= 8'h80) zum Zeitintervallcode PCODE (= 8'h80) 100%.
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Die normalisierte Tastcode-Erzeugungsschaltung 110 gibt 8'hFF als den normalisierten Tastcode NDCODE aus, wenn 8'hFF als Zeitintervallcode PCODE eingegeben wird. In diesem Fall beträgt das Verhältnis des normalisierten Tastcodes NDCODE (= 8'hFF) zum Zeitintervallcode PCODE (= 8'hFF) 100%.
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Mit anderen Worten, selbst in einem Fall, in dem der Zeitintervallcode PCODE sich verändert, wird der Tastcode DCODE in den Zeitintervallcode PCODE normalisiert. Dadurch kann die normalisierte Tastcode-Erzeugungsschaltung 110 die Tastung wiederspiegeln, die dem Tastcode DCODE im veränderten Zeitintervallcode PCODE entspricht und kann den normalisierten Tastcode NDCODE, gemäß einem Ergebnis der Normalisierung, erzeugen.
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Im Einklang mit den vorliegenden erfinderischen Ideen kann der Ausdruck ”Normalisieren eines Tastcodes in einen Zeitintervallcode” so ausgelegt werden, dass wenn der Tastcode DCODE eine spezielle Tastung (zum Beispiel 50% oder 100%) darstellt, wie in 3 und 4 gezeigt ist, die normalisierte Tastcode-Erzeugungsschaltung 110 den normalisierten Tastcode NCODE erzeugt, der die spezielle Tastung (zum Beispiel 50% oder 100%) unter Beachtung des Zeitintervallcodes darstellt, selbst wenn sich der Zeitintervallcode PCODE verändert.
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Wie oben beschrieben, wenn eine Tastung eingestellt ist, kann die Taktsignalerzeugungs-Schaltung 100, welche die normalisierte Tastcode-Erzeugungsschaltung 110 beinhaltet, das Taktsignal CLKO erzeugen, das immer eine identische Tastung aufweist, obgleich eine Frequenz (oder ein Zeitintervall), die (der) einer Betriebsspannung entspricht, sich ändert. Mit anderen Worten, die Tastung ist mit der Frequenz synchron.
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5 ist ein Blockdiagramm einer Ausführungsform des Oszillators 130, der in 1 dargestellt ist. In Bezug auf 5 kann der Oszillator 130 einen ersten Frequenzgenerator 140, einen zweiten Frequenzgenerator 150, und ein SR-Auffangregister (SR latch) 160 beinhalten.
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Der erste Frequenzgenerator 140 regelt einen Takt des Anstiegs des Taktsignals CLKO, in Reaktion auf Zustände eines Bezug-Taktsignals CLKref und des Zeitintervallcodes PCODE. Zum Beispiel kann der erste Frequenzgenerator 140 einen ersten Vorkommateil (integer part) 141, einen ersten Dezimalteil (decimal part) 143 und eine erste digitale Verzögerungsleitung 145 beinhalten.
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Der erste Vorkommateil 141 beinhaltet ein Auffangregister 141-1, welches einen Vorkommateil des Zeitintervallcodes PCODE in Reaktion auf ein zusätzliches Taktsignal (nicht gezeigt) einrastet (latch), einen ersten Addierer 141-2, welcher ein Ausgangssignal des Auffangregisters 141-1 zu einer ersten Übertragung CARRY1 addiert, die von dem ersten Dezimalteil 143 ausgegeben wird, und einen ersten Zähler 131-3, welcher ein Ausgangssignal des ersten Addierers 141-2 in Reaktion auf das Bezug-Taktsignal CLKref zählt. Der erste Vorkommateil 141 gibt ein ganzzahliges, frequenzgeteiltes Taktsignal DIV1 aus.
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In Reaktion auf das ganzzahlige frequenzgeteilte Taktsignal DIV1, akkumuliert der erste Dezimalteil 143 einen Dezimalteil des Zeitintervallcodes PCODE und erzeugt die erste Übertragung CARRY1 und eine erste Dezimale PH1, gemäß einem Ergebnis der Akkumulation.
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Der zweite Frequenzgenerator 150 regelt den Takt des Abfalls des Taktsignals CLKO, in Reaktion auf Zustände des Bezug-Taktsignals CLKref und des normalisierten Tastcodes NDCODE. Um genauer zu sein, kann der zweite Frequenzgenerator 150 die Abfallzeit des Taktsignals CLKO auf Basis des Bezug-Taktsignals CLKref, des Zeitintervallcodes PCODE, und des normalisierten Tastcodes NDCODE regeln.
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Zum Beispiel kann der zweite Frequenzgenerator 150 einen zweiten Vorkommateil (integer part) 151, einen zweiten Dezimalteil (decimal part) 153 und eine zweite digitale Verzögerungsleitung 155 beinhalten.
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Der zweite Vorkommateil 151 beinhaltet ein Auffangregister 151-1, welches einen Vorkommateil des normalisierten Tastcodes NDCODE in Reaktion auf das ganzzahlige frequenzgeteilte Taktsignal DIV1 einrastet (latch), einen zweiten Addierer 152-2, welcher ein Ausgangssignal des Auffangregisters 151-1 zu einer zweiten Übertragung CARRY2 addiert, die von dem zweiten Dezimalteil 153 ausgegeben wird, und einen zweiten Zähler 151-3, welcher ein Ausgangssignal des zweiten Addierers 151-2 in Reaktion auf das Bezug-Taktsignal CLKref zählt. Der zweite Vorkommateil 151 gibt ein ganzzahliges, frequenzgeteiltes Taktsignal DIV2 aus.
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In Reaktion auf das ganzzahlige frequenzgeteilte Taktsignal DIV1, fügt der zweite Dezimalteil 153 einen Dezimalteil des normalisierten Tastcodes NDCODE zu der ersten Dezimalen PH1 hinzu und erzeugt eine zweite Übertragung CARRY2 und eine zweite Dezimale PH2, gemäß einem Ergebnis des Hinzufügens.
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Ein Betrieb des ersten Frequenzgenerators 140 und des zweiten Frequenzgenerators 150 wird im Bezug auf 7 ausführlich beschrieben.
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Das SR-Auffangregister 160 empfängt als ein festgesetztes Signal SET ein erstes Taktsignal DIV1_O, das von dem ersten Frequenzgenerator 140 frequenzgeteilt ist, und empfängt als ein Rückstell-Signal RESET, ein zweites Taktsignal DIV2_O, das von dem zweiten Frequenzgenerator 150 frequenzgeteilt ist, damit das taktgesteuerte Taktsignal CLKO erzeugt wird.
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5 stellt, als eine Ausführungsform des SR-Auffangregisters 160, ein SR-Auffangregister dar, welches kreuzgekoppelte NAND-Gatter und einen Invertierer beinhaltet. Jedoch kann der Aufbau des SR-Auffangregisters 160 in verschiedenen Ausführungsformen, andere geeignete Anordnungen annehmen.
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6 ist ein Blockdiagramm der ersten, bzw. der zweiten, digitalen Verzögerungsleitung 145 und 155 aus 5. In Bezug auf 6, beinhaltet jede der ersten und zweiten digitalen Verzögerungsleitung 145 und 155 eine Vielzahl von Verzögerungseinheiten 145-1 bis 145-n (wobei n eine natürliche Zahl ist), die miteinander in Reihe geschaltet sind, und einen Multiplexer (MUX).
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Die Verzögerungseinheiten 145-1 bis 145-n können die gleiche Verzögerung leisten. Jede der Verzögerungseinheiten 145-1 bis 145-n kann jedes der ganzzahligen frequenzgeteilten Taktsignale DIV1 und DIV2 verzögern, die jeweils von dem ersten und zweiten Vorkommateil 141 und 151 ausgegeben werden.
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Der MUX kann wahlweise ein Eingangssignal der Verzögerungseinheit 145-1 und/oder ein Ausgangssignal von jeder der Verzögerungseinheiten 145-1 bis 145-n ausgeben, und zwar auf Basis einer Vielzahl von Auswahlsignalen, die von dem ersten und zweiten Vorkommateil 143 und 153 ausgegeben werden, zum Beispiel eine Vielzahl von Bits, welche die erste und die zweite Dezimale PH1 und PH2 darstellen.
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Mit anderen Worten, die erste und zweite digitale Verzögerungsleitung 145 und 155 können dazu ausgelegt sein, jeweils Verzögerungen der ganzzahligen frequenzgeteilten Taktsignale DIV1 und DIV2 zu regeln, und können jeweils das frequenzgeteilte erste und zweite Taktsignale DIV1_O und DIV2_O ausgeben.
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7 stellt Wellenformen der Signale dar, die von dem Oszillator 130 aus 5 erzeugt werden. Zur Vereinfachung der Erklärung, wird angenommen, dass eine erste gemischte Dezimale, die dem Zeitintervallcode PCODE entspricht, gleich 2.4 ist, und dass eine gemischte Dezimale, die dem normalisierten Tastcode NDCODE für eine Tastung von 50% entspricht, gleich 1,2 ist.
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Wie in 7 gezeigt, sind die Anstiegszeiten eines teile-durch-2.4-frequenzgeteilten ersten Taktsignals DIV1_O, welches von dem ersten Frequenzgenerator 140 ausgegeben wird, als 2.4, 4.8, 7.2, 9.6, und 12.0 definiert, basierend auf einem Basispunkt von T = 0.
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Anstiegszeiten des Taktsignals DIV1, welches von dem ersten Vorkommateil 141 des ersten Frequenzgenerators 140 ausgegeben wird, sind jeweils als entsprechende Ganzzahlen 2, 4, 7, 9, und 12 der gemischten Dezimalen 2.4, 4.8, 7.2, 9.6, und 12.0 definiert. Die erste digitale Verzögerungsleitung 145 verzögert das Taktsignal DIV1 durch die entsprechenden Dezimalen 0.4, 0.8, 0.2, 0.6, und 0.0 der gemischten Dezimalen 2.4, 4.8, 7.2, 9.6, und 12.0, und gibt das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O.
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Anstiegszeiten eines teile-durch-2.4-frequenzgeteilten zweiten Taktsignals DIV2_O, welches vom zweiten Frequenzgenerator 150 ausgegeben wird, sind als 3.6, 6.0, 8.4, 10.8, und 13.2 definiert, basierend auf dem Basispunkt T = 0.
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Anstiegszeiten des Taktsignals DIV2, welches von dem zweiten Vorkommateil 151 des zweiten Frequenzgenerators 150 ausgegeben wird, sind als die entsprechenden Ganzzahlen 3, 6, 8, 10, und 13 der gemischten Dezimalen 3.6, 6.0, 8.4, 10.8, und 13.2 definiert.
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Die zweite digitale Verzögerungsleitung 155 verzögert das Taktsignal DIV2 durch die entsprechenden Dezimalen 0.6, 0.0, 0.4, 0.8, und 0.2 der gemischten Dezimalen 3.6, 6.0, 8.4, 10.8, und 13.2, und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O aus. Hier bezeichnet eine Ganzzahl von jeder gemischten Dezimalen die Reihenfolge von jedem Puls des Bezug-Taktsignals CLKref, und eine Dezimale von jeder gemischten Dezimalen bezeichnet eine Verzögerung oder einen Verzögerungsumfang.
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Der Takt, in dem jedes der Signale DIV1, DIV1_O, DIV2, DIV2_O, und CLK0 (2.4) erzeugt wird, wird basierend auf den, in 7 gezeigten, Zahlen erklärt.
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An dem Basispunkt T0, gibt der erste Frequenzgenerator 140 das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O.
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Während einem ersten Verarbeitungsteil, der stattfindet, wenn das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei einem Takt ausgegeben wird, der 2.4 entspricht (oder einfach: bei 2.4), gibt der erste Vorkommateil 141 ein teile-durch-2-frequenzgeteiltes Taktsignal DIV1 bei einem Takt aus, der 2 entspricht (oder einfach: bei 2), und der erste Dezimalteil 143 gibt eine erste Dezimale PH1 (= 0.4) aus. Zu dieser Zeit verzögert die erste digitale Verzögerungsleitung 145 das teile-durch-2-frequenzgeteilte Taktsignal DIV1 um 0.4 gegenüber einem 1-Taktzyklus UC und gibt dann das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 2.4 aus.
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Da das SR-Auffangregister 160, als das festgesetzte Signal SET, das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O empfängt, welches von der ersten digitalen Verzögerungsleitung 145 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Anstiegszeit bei 2.4 geregelt wurde.
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Danach gibt der zweite Vorkommateil 151 ein teile-durch-3-frequenzgeteiltes Taktsignal DIV2 bei einem Takt aus, welcher der Ganzzahl (welche 3 ist) einer Summe von 2.4 und 1.2, also 3.6, entspricht, und der zweite Dezimalteil 153 gibt eine zweite Dezimale PH2 (= 0.6) aus. Zu dieser Zeit verzögert die zweite digitale Verzögerungsleitung 155 das teile-durch-3-frequenzgeteilte Taktsignal DIV2 um 0.6 gegenüber dem 1-Taktzyklus UC und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O bei 3.6 aus.
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Da das SR-Auffangregister 160, als das Rückstell-Signal RESET, das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O empfängt, welches von der zweiten digitalen Verzögerungsleitung 155 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Abfallzeit bei 3.6 geregelt wurde.
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Während einem zweiten Verarbeitungsteil, der stattfindet, wenn das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 4.8 ausgegeben wird, gibt der erste Vorkommateil 141 ein teile-durch-3-frequenzgeteiltes Taktsignal DIV1 bei 4.0 aus, und der erste Dezimalteil 143 gibt eine erste Dezimale PH1 (= 0.8) aus. Zu dieser Zeit verzögert die erste digitale Verzögerungsleitung 145 das teile-durch-2-frequenzgeteilte Taktsignal DIV1 um 0.8 und gibt dann das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 4.8 aus.
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Da das SR-Auffangregister 160, als das festgesetzte Signal SET, das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O empfängt, welches von der ersten digitalen Verzögerungsleitung 145 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Anstiegszeit bei 4.8 geregelt wurde.
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Danach gibt der zweite Vorkommateil 151 ein teile-durch-2-frequenzgeteiltes Taktsignal DIV2 bei einem Takt aus, welcher der Ganzzahl (welche 6 ist) einer Summe von 4.8 und 1.2, also 6.0, entspricht, und der zweite Dezimalteil 153 gibt eine zweite Dezimale PH2 (= 0.0) aus. Zu dieser Zeit verzögert die zweite digitale Verzögerungsleitung 155 das teile-durch-2-frequenzgeteilte Taktsignal DIV2 um 0.0 und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O bei 6.0 aus.
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Da das SR-Auffangregister 160, als das Rückstell-Signal RESET, das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O empfängt, welches von der zweiten digitalen Verzögerungsleitung 155 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Abfallzeit bei 3.6 geregelt wurde.
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Während einem dritten Verarbeitungsteil, der stattfindet, wenn das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 7.2 ausgegeben wird, gibt der erste Vorkommateil 141 ein teile-durch-2-frequenzgeteiltes Taktsignal DIV1 bei 7 aus, und der erste Dezimalteil 143 gibt eine erste Dezimale PH1 (= 0.2) aus. Zu dieser Zeit verzögert die erste digitale Verzögerungsleitung 145 das teile-durch-2-frequenzgeteilte Taktsignal DIV1 um 0.2 und gibt dann das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 7.2 aus.
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Da das SR-Auffangregister 160, als das festgesetzte Signal SET, das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O empfängt, welches von der ersten digitalen Verzögerungsleitung 145 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Anstiegszeit bei 7.2 geregelt wurde.
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Danach gibt der zweite Vorkommateil 151 ein teile-durch-2-frequenzgeteiltes Taktsignal DIV2 bei einem Takt aus, welcher der Ganzzahl (welche 8 ist) einer Summe von 7.2 und 1.2, also 8.4, entspricht, und der zweite Dezimalteil 153 gibt eine zweite Dezimale PH2 (= 0.4) aus. Zu dieser Zeit verzögert die zweite digitale Verzögerungsleitung 155 das teile-durch-2-frequenzgeteilte Taktsignal DIV2 um 0.4 und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O bei 8.4 aus.
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Da das SR-Auffangregister 160, als das Rückstell-Signal RESET, das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O empfängt, welches von der zweiten digitalen Verzögerungsleitung 155 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Abfallzeit bei 8.4 geregelt wurde.
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Während einem vierten Verarbeitungsteil, der stattfindet, wenn das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 9.6 ausgegeben wird, gibt der erste Vorkommateil 141 ein teile-durch-3-frequenzgeteiltes Taktsignal DIV1 bei 9 aus, und der erste Dezimalteil 143 gibt eine erste Dezimale PH1 (= 0.6) aus. Zu dieser Zeit verzögert die erste digitale Verzögerungsleitung 145 das teile-durch-3-frequenzgeteilte Taktsignal DIV1 um 0.6 und gibt dann das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 9.6 aus.
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Da das SR-Auffangregister 160, als das festgesetzte Signal SET, das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O empfängt, welches von der ersten digitalen Verzögerungsleitung 145 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Anstiegszeit bei 9.6 geregelt wurde.
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Danach gibt der zweite Vorkommateil 151 ein teile-durch-3-frequenzgeteiltes Taktsignal DIV2 bei einem Takt aus, welcher der Ganzzahl (welche 3 ist) einer Summe von 9.6 und 1.2, also 10.8, entspricht, und der zweite Dezimalteil 153 gibt eine zweite Dezimale PH2 (= 0.8) aus. Zu dieser Zeit verzögert die zweite digitale Verzögerungsleitung 155 das teile-durch-3-frequenzgeteilte erste Taktsignal DIV2 um 0.8 und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O bei 10.8 aus.
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Da das SR-Auffangregister 160, als das Rückstell-Signal RESET, das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O empfängt, welches von der zweiten digitalen Verzögerungsleitung 155 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Abfallzeit bei 10.8 geregelt wurde.
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Während einem vierten Verarbeitungsteil, der stattfindet, wenn das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 12.0 ausgegeben wird, gibt der erste Vorkommateil 141 ein teile-durch-2-frequenzgeteiltes Taktsignal DIV1 bei 12 aus, und der erste Dezimalteil 143 gibt eine erste Dezimale PH1 (= 0.0) aus. Zu dieser Zeit verzögert die erste digitale Verzögerungsleitung 145 das teile-durch-2-frequenzgeteilte Taktsignal DIV1 um 0.0 und gibt dann das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O bei 12.0 aus.
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Da das SR-Auffangregister 160, als das festgesetzte Signal SET, das teile-durch-2.4-frequenzgeteilte erste Taktsignal DIV1_O empfängt, welches von der ersten digitalen Verzögerungsleitung 145 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Anstiegszeit bei 12.0 geregelt wurde.
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Danach gibt der zweite Vorkommateil 151 ein teile-durch-3-frequenzgeteiltes Taktsignal DIV2 bei einem Takt aus, welcher der Ganzzahl (welche 13 ist) einer Summe von 12.0 und 1.2, also 13.2, entspricht, und der zweite Dezimalteil 153 gibt eine zweite Dezimale PH2 (= 0.2) aus. Zu dieser Zeit verzögert die zweite digitale Verzögerungsleitung 155 das teile-durch-2-frequenzgeteilte Taktsignal DIV2 um 0.2 und gibt dann das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O bei 13.2 aus.
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Da das SR-Auffangregister 160, als das Rückstell-Signal RESET, das teile-durch-2.4-frequenzgeteilte zweite Taktsignal DIV2_O empfängt, welches von der zweiten digitalen Verzögerungsleitung 155 ausgegeben wird, gibt das SR-Auffangregister 160 ein Taktsignal CLKO aus, dessen Abfallzeit bei 13.2 geregelt wurde. Wie in 7 gezeigt ist, ist eine Tastung bei 50%, wenn eine Periode bei 2.4 ist.
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Eine Differenz (zum Beispiel 1.2) zwischen entsprechenden Anstiegsecken des frequenzgeteilten ersten Taktsignals DIV1_O und dem frequenzgeteilten zweiten Taktsignal DIV2_0, die ein Paar bilden, ist gleich der zweiten gemischten Dezimalen, die dem normalisierten Tastcode NDCODE entspricht, zum Beispiel gleich 1.2.
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8 ist ein Blockdiagramm eines mobilen Kommunikationsgeräts 200, welches die Taktsignalerzeugungs-Schaltung 100 aus 1 beinhaltet. In Bezug auf 8, beinhaltet das mobile Kommunikationsgerät 200 einen integrierten Schaltkreis für Energiemanagement (power management integrated circuit, PMIC) 210, eine Spule L, und einen Anwendungsprozessor 230.
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Das mobile Kommunikationsgerät 200 kann ein Laptopcomputer, ein Mobiltelefon, ein Smartphone, ein Tablet-PC, ein persönlicher digitaler Assistent (PDA), ein digitaler Assistent für Unternehmen (EDA), eine Digitalkamera, eine digitale Videokamera, ein tragbarer Multimediaplayer (PMP), ein persönliches Navigationssystem oder tragbares Navigationssystem (PND), eine tragbare Spielkonsole, ein mobiles Internetgerät (MID), oder ein E-Book, oder eine andere geeignete Schaltkreiskonfiguration sein.
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Das PMIC 210 beinhaltet die Taktsignalerzeugungs-Schaltung 100, einen Bezug-Taktsignal-Erzeuger 211, eine Vielzahl von Kontakten 212, 213, und 214, ein Analog-Digital-Wandler (ADC) 215, und eine Tastcode-Erzeugungsschaltung 216.
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Der PMIC 210 und die Spule L führen eine Funktion eines digitalgesteuerten DC-DC-Umwandlers oder eines Abwärtswandlers aus.
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Der Bezug-Taktsignal-Erzeuger 211 versorgt die Taktsignalerzeugungs-Schaltung 100 mit dem Bezug-Taktsignal CLKref.
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Der erste Kontakt 212 liefert das Treibertaktsignal DCLK, welches von dem Treiber 170 ausgegeben wird, an die Spule L. Der zweite Kontakt 213 überträgt eine Betriebsspannung VOUT, die von der Spule L rückgekoppelt wird, an den ADC 215 Der dritte Kontakt 213 überträgt einen Bezugscode CODEref, der über eine Steuerleitung 214-1 empfangen wird, an die Tastcode-Erzeugungsschaltung 216.
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Die Betriebsspannung VOUT wird, über die Spule L, an den Anwendungsprozessor 230 geliefert. Ein Kondensator C kann an einen Ausgangsanschluss der Spule L geschaltet werden, um Welligkeiten der Betriebsspannung VOUT zu entfernen.
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Der ADC 215 wandelt die Betriebsspannung VOUT, die von der Spule über den zweiten Kontakt 213 zurückgekoppelt wird, in einen digitalen Code CODE um.
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Die Tastcode-Erzeugungsschaltung 216 erzeugt den Tastcode DCODE in Reaktion auf den Referenzcode CODEref und den digitalen Code, und gibt dann den Tastcode DCODE an die Taktsignalerzeugungs-Schaltung 100 aus. Zum Beispiel kann die Tastcode-Erzeugungsschaltung 216 den Tastcode DCODE so erzeugen, dass er einer Differenz, oder einer anderen Beziehung, zwischen dem Referenzcode CODEref und dem digitalen Code CODE entspricht.
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Der Anwendungsprozessor 230 empfängt die Betriebsspannung und beinhaltet eine Energiemanagementeinheit (PMU) 231 und eine zentrale Recheneinheit (CPU) 232 zum Steuern eines Betriebs der PMU 231. Die PMU231 kann den Referenzcode CODEref unter der Besteuerung der CPU 232 erzeugen.
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9 ist ein Fließdiagramm eines Verfahrens zum Erzeugen eines Taktsignals, gemäß einer Ausführungsform der erfinderischen Idee. In Bezug auf 1 bis 9, empfängt die Taktsignalerzeugungs-Schaltung 100 in Operation S110 den Tastcode DCODE, welcher eine Tastung darstellt, und den Zeitintervallcode PCODE, der ein Zeitintervall DCODE darstellt.
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Die Taktsignalerzeugungs-Schaltung 100 normalisiert den Tastcode DCODE in Bezug auf den Zeitintervallcode PCODE, um den normalisierten Tastcode NDCODE in Operation S120 zu erzeugen.
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In Operation S130 regelt die Taktsignalerzeugungs-Schaltung 100 die Anstiegszeiten des Taktsignals CLKO basierend auf dem Zeitintervallcode PCODE, und regelt die Abfallzeiten des Taktsignals CLKO basierend auf dem normalisierten Tastcode NDCODE. Dementsprechend erzeugt die Taktsignalerzeugungs-Schaltung 100 das taktgesteuerte Taktsignal CLKO in Operation S140.
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Gemäß Ausführungsformen der vorliegenden erfinderischen Ideen kann die Taktsignalerzeugungs-Schaltung 100 die Anstiegs- und Abfallzeiten des Taktsignals CLKO basierend auf dem Zeitintervallcode PCODE und dem normalisierten Tastcode NDCODE regeln.
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In einem Verfahren und einer Vorrichtung, gemäß einer Ausführungsform der vorliegenden erfinderischen Ideen, kann durch Normalisieren des Tastcodes in den Zeitintervallcode eine konstante Tastung in dem resultierenden Taktsignal beibehalten werden, selbst in Fällen, in denen der Zeitintervallcode verändert wurde.
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Während vor allem die erfinderischen Ideen mit Bezug auf beispielhafte Ausführungsformen gezeigt und beschrieben wurden, versteht es sich, dass vielfache Änderungen der Form und den Details hierin gemacht werden können, ohne vom Geiste und dem Umfang der folgenden Ansprüche abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2013-0008895 [0001]
