JP6385063B2 - クロック信号生成方法、電力管理集積回路、dc−dcコンバータ、及び、移動通信装置 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 36
- 238000000034 method Methods 0.000 title claims description 20
- 238000010295 mobile communication Methods 0.000 title claims description 15
- 230000000630 rising effect Effects 0.000 claims description 42
- 230000000737 periodic effect Effects 0.000 claims description 27
- 230000003111 delayed effect Effects 0.000 claims 1
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 230000001934 delay Effects 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 3
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 2
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
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- A47K1/09—Holders for drinking glasses, tooth brushes, hair brushes, or the like
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
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- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B47/00—Suction cups for attaching purposes; Equivalent means using adhesives
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F26—DRYING
- F26B—DRYING SOLID MATERIALS OR OBJECTS BY REMOVING LIQUID THEREFROM
- F26B5/00—Drying solid materials or objects by processes not involving the application of heat
- F26B5/04—Drying solid materials or objects by processes not involving the application of heat by evaporation or sublimation of moisture under reduced pressure, e.g. in a vacuum
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Engineering & Computer Science (AREA)
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- Health & Medical Sciences (AREA)
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- Nonlinear Science (AREA)
- Mechanical Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Life Sciences & Earth Sciences (AREA)
- Molecular Biology (AREA)
- Dentistry (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
(一実施形態)
図1は、本発明の一実施形態によるクロック信号生成回路100のブロック図を示す。図1を参照すれば、周波数合成器(frequency synthesizer)の一例として使われるクロック信号生成回路100は、正規化されたデューティコード生成回路110、オシレータ130、及びドライバ170を含む。実施形態によって、クロック信号生成回路100は、集積回路(Integrated Circuit;IC)、SoC(System on Chip)、または他の適用可能な製品を用いて具現されうる。
SRラッチ160は、第1デジタルディレイライン145の出力信号DIV1_Oをセット信号SETとして受信するので、7.2で立上りタイミングが調節されたクロック信号CLKOを出力する。次いで、第2整数部分151は、7.2と1.2との和、すなわち、8.4の整数(すなわち、8)に該当するタイミングで、2分周されたクロック信号DIV2を出力し、第2小数部分153は、第2小数(PH1=0.4)を出力する。この際、第2デジタルディレイライン155は、2分周されたクロック信号DIV2を0.4ほど遅延させた後、8.4で2.4分周された第2クロック信号DIV2_Oを出力する。SRラッチ160は、第2デジタルディレイライン155の出力信号DIV2_Oをリセット信号RESETとして受信するので、8.4で立下りタイミングが調節されたクロック信号CLKOを出力する。
110:正規化されたデューティコード生成回路、
111:MSB変更回路、
113、115、119:シフト演算子、
117:乗算器、
130:オシレータ、
140:第1周波数生成器、
141:第1整数部分、
143:第1小数部分、
145:第1デジタルディレイライン、
151:第2整数部分、
153:第2小数部分、
155:第2デジタルディレイライン、
150:第2周波数生成器、
160:SRラッチ、
170:ドライバ。
Claims (23)
- クロック信号のデューティを表わすデューティコード、及び、前記クロック信号の周期を表わす周期コードを受信する段階と、
前記周期コード及び前記デューティコードの少なくとも一つ、並びに、基準クロック信号に基づいて分周されたクロック信号を生成する段階と、
前記デューティ及び前記周期を有する前記クロック信号を生成するため、ディレイラインを通して前記分周されたクロック信号を遅延処理することによって前記クロック信号の立上りタイミング及び立下りタイミングの少なくとも1つを調整する段階と、
正規化された前記デューティコードを出力する段階と、
を含み、
前記正規化されたデューティコードを出力する段階は、
前記デューティコードのMSBを変更する段階と、
変更された前記デューティコードと前記周期コードとをそれぞれ第1方向にシフトする段階と、
前記第1方向にシフトされたデューティコードと前記第1方向にシフトされた周期コードとを乗算し、乗算コードを生成する段階と、
前記乗算コードを前記第1方向と反対方向である第2方向にシフトし、前記正規化されたデューティコードを生成する段階と、
を含むことを特徴とするクロック信号生成方法。 - 前記周期コードに応答し、前記クロック信号の立上りタイミングを調節する段階と、
前記正規化されたデューティコードに応答し、前記クロック信号の立下りタイミングを調節する段階と、
前記調節された立上りタイミング及び立下りタイミングを有する前記クロック信号を生成する段階と、
をさらに含むことを特徴とする請求項1に記載のクロック信号生成方法。 - 前記クロック信号の前記立下りタイミングは、前記周期コードと前記正規化されたデューティコードとに応答し調節されることを特徴とする請求項2に記載のクロック信号生成方法。
- 前記基準クロック信号と前記周期コードとに応答して、前記クロック信号の立上りタイミングを調節する段階と、
前記調節された立上りタイミング及び立下りタイミングを有する前記クロック信号を生成するため、前記基準クロック信号、前記周期コード、及び、前記正規化されたデューティコードに応答し、前記クロック信号の立下りタイミングを調節する段階と、
をさらに含むことを特徴とする請求項1に記載のクロック信号生成方法。 - 前記タイミング調節された前記クロック信号を生成する段階は、
分周された第1クロック信号を生成するため、前記周期コードに相応する分周比で前記基準クロック信号を分周する段階と、
分周された第2クロック信号を生成するため、前記分周比で前記基準クロック信号を分周する段階と、
前記分周された第1クロック信号をセット信号として受信し、前記分周された第2クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節された前記クロック信号を生成する段階と、
を含むことを特徴とする請求項2に記載のクロック信号生成方法。 - 前記分周比は、帯小数であることを特徴とする請求項5に記載のクロック信号生成方法。
- 基準クロック信号を生成するクロック信号生成回路と、
前記基準クロック信号、クロック信号のデューティを表わすデューティコード、及び、前記クロック信号の周期を表わす周期コードに基づいて分周されたクロック信号を生成し、ディレイラインを用いて前記分周されたクロック信号を遅延処理し、当該遅延処理された前記分周されたクロック信号を用いて立上りタイミングまたは立下りタイミングを有するクロック信号を生成するオシレータと、
正規化されたデューティコードを出力するために前記クロック信号のデューティを表わすサインドデューティコードを前記クロック信号の周期を表わすアンサインド周期コードに正規化する正規化されたデューティコード生成装置と、
を備え、
前記正規化されたデューティコード生成装置は、
前記デューティコードのMSBを変更するMSB変更回路と、
第1方向に前記MSB変更回路の出力コードをビット単位でシフトする第1シフト演算子と、
前記第1方向に周期コードをビット単位でシフトする第2シフト演算子と、
前記第1シフト演算子の出力コードと前記第2シフト演算子の出力コードとを乗算する乗算器と、
前記正規化されたデューティコードを生成するため、前記第1方向と反対方向である第2方向に乗算器の出力コードをビット単位でシフトする第3シフト演算子と、
を有することを特徴とする電力管理集積回路。 - 前記オシレータは、前記周期コードに応答し前記クロック信号の前記立上りタイミングを調節し、前記デューティコードを前記周期コードに正規化した正規化されたデューティコードに応答し前記クロック信号の前記立下りタイミングを調節することを特徴とする請求項7に記載の電力管理集積回路。
- 前記オシレータは、前記周期コードと前記正規化されたデューティコードとに応答し前記クロック信号の前記立下りタイミングを調節することを特徴とする請求項8に記載の電力管理集積回路。
- 前記オシレータは、
基準クロック信号を前記周期コードに相応する第1帯小数に分周し、該分周された第1クロック信号を生成する第1周波数合成器と、
前記基準クロック信号を前記第1帯小数に分周し、該分周された第2クロック信号を生成する第2周波数合成器と、
前記分周された第1クロック信号をセット信号として受信し、前記分周された第2クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するSRラッチと、
を有することを特徴とする請求項7に記載の電力管理集積回路。 - 対を成す前記分周された第1クロック信号の立上りエッジと前記分周された第2クロック信号の立上りエッジとの差は、前記デューティコードを前記周期コードに正規化した正規化されたデューティコードに相応する第2帯小数と同一であることを特徴とする請求項10に記載の電力管理集積回路。
- 正規化されたデューティコードを出力するため、クロック信号のデューティを表わすデューティコードを前記クロック信号の周期を表わす周期コードに正規化する正規化されたデューティコード生成回路と、
前記周期コードに基づいて調節された立上りタイミングと前記正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、
第1ピンを通じて前記クロック信号を外部にドライビングするドライバと、
第2ピンを通じて入力されたアナログ信号をデジタルコードに変換するアナログ−デジタル変換器(ADC)と、
基準コードと前記デジタルコードとに基づいて、前記デューティコードを生成するデューティコード生成回路と、
を備えることを特徴とする電力管理集積回路。 - 前記デューティコードは、サインド・コードであり、前記周期コードは、アンサインド・コードであることを特徴とする請求項12に記載の電力管理集積回路。
- 前記正規化されたデューティコード生成回路は、
前記デューティコードのMSBを変更するMSB変更回路と、
第1方向に前記MSB変更回路の出力コードをビット単位でシフトする第1シフト演算子と、
前記第1方向に前記周期コードをビット単位でシフトする第2シフト演算子と、
前記第1シフト演算子の出力コードと前記第2シフト演算子の出力コードとを乗算する乗算器と、
前記第1方向と逆方向である第2方向に前記乗算器の出力コードをビット単位でシフトする前記正規化されたデューティコードを生成する第3シフト演算子と、
を有することを特徴とする請求項12に記載の電力管理集積回路。 - 前記オシレータは、
基準クロック信号を前記周期コードに相応する第1帯小数に分周し、該分周された第1クロック信号を生成する第1周波数合成器と、
前記基準クロック信号を前記第1帯小数に分周し、該分周された第2クロック信号を生成する第2周波数合成器と、
前記分周された第1クロック信号をセット信号として受信し、前記分周された第2クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するSRラッチと、
を有することを特徴とする請求項12に記載の電力管理集積回路。 - 請求項12の電力管理集積回路と、
前記第1ピンと前記第2ピンとの間に接続されたインダクターと、
を備えることを特徴とするDC−DCコンバータ。 - 前記正規化されたデューティコード生成回路は、
前記デューティコードのMSBを変更するMSB変更回路と、
第1方向に前記MSB変更回路の出力コードをビット単位でシフトする第1シフト演算子と、
前記第1方向に前記周期コードをビット単位でシフトする第2シフト演算子と、
前記第1シフト演算子の出力コードと前記第2シフト演算子の出力コードとを乗算する乗算器と、
前記第1方向と逆方向である第2方向に前記乗算器の出力コードをビット単位でシフトする前記正規化されたデューティコードを生成する第3シフト演算子と、
を有することを特徴とする請求項16に記載のDC−DCコンバータ。 - アプリケーションプロセッサと、
第1ピンに接続されたインダクターを通じて前記アプリケーションプロセッサに動作電圧を供給する電力管理集積回路と、を備え、
前記電力管理集積回路は、
デューティを表わすデューティコードを、周期を表わす周期コードに正規化し、該正規化されたデューティコードを出力する正規化されたデューティコード生成回路と、
前記周期コードに基づいて調節された立上りタイミングと前記正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、
前記クロック信号を前記第1ピンに伝送するドライバと、
第2ピンを通じて前記インダクターからフィードバックされる前記動作電圧をデジタルコードに変換するアナログ−デジタル変換器と、
前記アプリケーションプロセッサから出力された基準コードと前記デジタルコードとに基づいて、前記デューティコードを生成するデューティコード生成回路と、
を有することを特徴とする移動通信装置。 - 前記正規化されたデューティコード生成回路は、
前記デューティコードのMSBを変更するMSB変更回路と、
前記MSB変更回路の出力コードを第1方向にシフトする第1シフト演算子と、
前記周期コードを前記第1方向にシフトする第2シフト演算子と、
前記第1シフト演算子の出力コードと前記第2シフト演算子の出力コードとを乗算する乗算器と、
前記乗算器の出力コードを、前記第1方向と逆方向である第2方向にシフトする前記正規化されたデューティコードを生成する第3シフト演算子と、
を有することを特徴とする請求項18に記載の移動通信装置。 - 前記オシレータは、
基準クロック信号を前記周期コードに相応する帯小数に分周し、該分周された第1クロック信号を生成する第1周波数合成器と、
前記基準クロック信号を前記帯小数に分周し、該分周された第2クロック信号を生成する第2周波数合成器と、
前記分周された第1クロック信号をセット信号として受信し、前記分周された第2クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するSRラッチと、
を有することを特徴とする請求項18に記載の移動通信装置。 - アプリケーションプロセッサと、
第1ピンに接続されたインダクターを通じて前記アプリケーションプロセッサに動作電圧を供給する電力管理集積回路と、
を備え、
前記電力管理集積回路は、
第2ピンを通じて受信するアナログ信号をデジタルコードに変換するアナログ−デジタル変換器、
前記アプリケーションプロセッサから出力された基準コード及びデジタルコードに基づくデューティコードを生成するデューティコード生成回路、
基準クロック信号を生成する基準クロック信号生成器、
、及び、
前記基準クロック信号に基づいて分周されたクロック信号を遅延処理するディレイラインを有し、前記分周されたクロック信号、前記クロック信号のデューティを表わすデューティコード、及び、前記クロック信号の周期を表わす周期コードに基づいて、立上りタイミングまたは立下りタイミングを有するクロック信号を生成するオシレータ、
を有する移動通信装置。 - 前記クロック信号の前記デューティは、前記周期が変わるまで保持されることを特徴とする請求項21に記載の移動通信装置。
- 前記クロック信号の立上りタイミングは、前記周期コードに応答して調節され、
前記クロック信号の立下りタイミングは、前記デューティコードを前記周期コードに正規化した正規化されたデューティコードに応答し調節されることを特徴とする請求項21に記載の移動通信装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130008895A KR101982492B1 (ko) | 2013-01-25 | 2013-01-25 | 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들 |
KR10-2013-0008895 | 2013-01-25 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014146323A JP2014146323A (ja) | 2014-08-14 |
JP2014146323A5 JP2014146323A5 (ja) | 2017-02-23 |
JP6385063B2 true JP6385063B2 (ja) | 2018-09-05 |
Family
ID=51163720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014011155A Active JP6385063B2 (ja) | 2013-01-25 | 2014-01-24 | クロック信号生成方法、電力管理集積回路、dc−dcコンバータ、及び、移動通信装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9448580B2 (ja) |
JP (1) | JP6385063B2 (ja) |
KR (1) | KR101982492B1 (ja) |
CN (1) | CN103973269B (ja) |
DE (1) | DE102014201326A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101723638B1 (ko) * | 2016-03-18 | 2017-04-05 | 한림대학교 산학협력단 | 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터 |
JP6985579B2 (ja) * | 2016-07-27 | 2021-12-22 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
CN118116426A (zh) | 2018-05-29 | 2024-05-31 | 美光科技公司 | 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法 |
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US7102403B2 (en) | 2005-02-03 | 2006-09-05 | Mediatek Incorporation | Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof |
JP4063830B2 (ja) | 2005-03-25 | 2008-03-19 | エルピーダメモリ株式会社 | 半導体記憶装置 |
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-
2013
- 2013-01-25 KR KR1020130008895A patent/KR101982492B1/ko active IP Right Grant
-
2014
- 2014-01-14 US US14/154,731 patent/US9448580B2/en active Active
- 2014-01-24 DE DE102014201326.7A patent/DE102014201326A1/de active Pending
- 2014-01-24 JP JP2014011155A patent/JP6385063B2/ja active Active
- 2014-01-27 CN CN201410041187.XA patent/CN103973269B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014146323A (ja) | 2014-08-14 |
DE102014201326A1 (de) | 2014-07-31 |
KR101982492B1 (ko) | 2019-05-27 |
KR20140095910A (ko) | 2014-08-04 |
CN103973269B (zh) | 2018-11-16 |
US20140211897A1 (en) | 2014-07-31 |
CN103973269A (zh) | 2014-08-06 |
US9448580B2 (en) | 2016-09-20 |
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