CN103973269A - 产生时钟信号的方法和设备 - Google Patents

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Abstract

提供一种产生时钟信号的方法和设备。所述时钟信号产生方法包括：接收代表时钟信号的占空比的占空比代码和代表时钟信号的周期的周期代码；和将占空比代码归一化成周期代码以输出归一化占空比代码。该时钟信号产生方法还包括：响应于周期代码，控制时钟信号的上升时间；和响应于归一化占空比代码，控制时钟信号的下降时间以产生时控时钟信号。

Description

产生时钟信号的方法和设备
相关申请的交叉引用
本申请要求于2013年1月25日在韩国知识产权局提交的第10-2013-0008895号韩国专利申请的权益，该申请的公开内容通过引用全部包含于此。
技术领域
示例实施例涉及时钟信号产生技术，更具体地讲，涉及一种通过将占空比代码归一化成周期代码，尽管频率变化，但是也能够保持恒定占空比的时钟信号产生方法和能够执行该时钟信号产生方法的设备。
背景技术
频率合成器常用在数字系统中。在电子电路中，特别地，在同步数字系统中，使用频率合成器产生时钟信号。频率合成器通常采取锁相环（PLL）电路和延迟锁相环（DLL）电路的形式。PLL包括压控振荡器（VCO）；然而，DLL包括延迟线而不包括VCO。
发明内容
示例实施例涉及时钟信号产生技术，更具体地，涉及时钟信号产生方法和采用该方法的设备，尽管时钟频率变化，但是它们也能够保持恒定占空比。为了实现这个目的，在一些实施例中，占空比代码被归一化成周期代码。
根据本发明构思的一方面，提供了一种时钟信号产生方法，该方法包括：接收代表时钟信号的占空比的占空比代码和代表时钟信号的周期的周期代码；和将占空比代码归一化成周期代码并且输出归一化占空比代码。
在一些实施例中，输出归一化占空比代码包括：改变占空比代码的最高有效位（MSB）以得到改变后的占空比代码；将改变后的占空比代码和周期代码中的每个在第一方向上移位；通过将在第一方向上移位的改变后的占空比代码乘以在第一方向上移位的周期代码，产生乘积代码；和通过将乘积代码在与第一方向相反的第二方向上移位，产生归一化占空比代码。
在一些实施例中，所述方法还包括：响应于周期代码，控制时钟信号的上升时间；响应于归一化占空比代码，控制时钟信号的下降时间；和产生具有受控制的上升时间和下降时间的时钟信号。
在一些实施例中，响应于周期代码和归一化占空比代码，控制时钟信号的下降时间。
在一些实施例中，所述方法还包括：响应于参考时钟信号和周期代码，控制时钟信号的上升时间；和响应于参考时钟信号、周期代码和归一化占空比代码，控制时钟信号的下降时间，以产生时控时钟信号，从而产生具有受控制的上升时间和下降时间的时钟信号。
在一些实施例中，产生时控时钟信号包括：按照对应于周期代码的划分比率，对参考时钟信号进行频分，以产生频分第一时钟信号；按照划分比率，对参考时钟信号进行频分，以产生频分第二时钟信号；和接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且产生具有占空比的时控时钟信号。
在一些实施例中，划分比率是混合小数。
根据本发明构思的一方面，提供了一种时钟信号产生设备，所述时钟信号产生设备包括将带符号的占空比代码归一化成不带符号的周期代码以输出归一化占空比代码的归一化占空比代码产生电路，其中，带符号的占空比代码代表时钟信号的占空比而不带符号的周期代码代表时钟信号的周期。
在一些实施例中，所述设备还包括振荡器，振荡器响应于周期代码控制时钟信号的上升时间并且响应于归一化占空比代码控制时钟信号的下降时间，以产生时控时钟信号。
在一些实施例中，振荡器响应于周期代码和归一化占空比代码控制时钟信号的下降时间。
在一些实施例中，归一化占空比代码产生电路包括：最高有效位（MSB）改变电路，改变占空比代码的MSB；第一移位运算器，将MSB改变电路的输出代码在第一方向上逐位移位；第二移位运算器，将周期代码在第一方向上逐位移位；乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
在一些实施例中，振荡器包括：第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
在一些实施例中，成对的频分第一时钟信号和频分第二时钟信号的相应上升沿之差等于对应于归一化占空比代码的第二混合小数。
根据本发明构思的一方面，提供了一种功率管理集成电路（PMIC），该PMIC包括：归一化占空比代码产生电路，将占空比代码归一化成周期代码以输出归一化占空比代码，其中，占空比代码代表时钟信号的占空比而周期代码代表时钟信号的周期；振荡器，产生具有基于周期代码控制的上升时间和基于归一化占空比代码控制的下降时间的时钟信号；驱动器，驱动时钟信号以经由第一引脚通往外部；模数转换器（ADC），将经由第二引脚接收的模拟信号转换成数字代码；和占空比代码产生电路，基于参考代码和数字代码产生占空比代码。
在一些实施例中，占空比代码是带符号的代码而其中周期代码是不带符号的代码。
在一些实施例中，振荡器基于周期代码和归一化占空比代码控制时钟信号的下降时间。
在一些实施例中，归一化占空比代码产生电路包括：最高有效位（MSB）改变电路，改变占空比代码的MSB；第一移位运算器，将MSB改变电路的输出代码在第一方向上逐位移位；第二移位运算器，将周期代码在第一方向上逐位移位；乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
在一些实施例中，振荡器包括：第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
在一些实施例中，成对的频分第一时钟信号和频分第二时钟信号的相应上升沿之差等于对应于归一化占空比代码的第二混合小数。
根据本发明构思的一方面，提供了一种直流（DC）-DC转换器，该DC-DC转换器包括：这里描述的类型的PMIC；和连接在第一引脚和第二引脚之间的电感器。
在一些实施例中，归一化占空比代码产生电路包括：最高有效位（MSB）改变电路，改变占空比代码的MSB；第一移位运算器，将MSB改变电路的输出代码在第一方向上逐位移位；第二移位运算器，将周期代码在第一方向上逐位移位；乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
在一些实施例中，振荡器包括：第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
根据本发明构思的一方面，提供了一种移动通信装置，该移动通信装置包括：应用处理器；和PMIC，经由连接到第一引脚的电感器向应用处理器供应操作电压，其中，PMIC包括：归一化占空比代码产生电路，将占空比代码归一化成周期代码以输出归一化占空比代码，其中，占空比代码代表占空比而周期代码代表周期；振荡器，产生具有基于周期代码控制的上升时间和基于归一化占空比代码控制的下降时间的时钟信号；驱动器，驱动时钟信号以经由第一引脚通往外部；模数转换器（ADC），将经由第二引脚接收的模拟信号转换成数字代码；和占空比代码产生电路，基于应用处理器输出的参考代码和数字代码产生占空比代码。
在一些实施例中，振荡器响应于周期代码和归一化占空比代码控制时钟信号的下降时间。
在一些实施例中，归一化占空比代码产生电路包括：最高有效位（MSB）改变电路，改变占空比代码的MSB；第一移位运算器，将MSB改变电路的输出代码在第一方向上逐位移位；第二移位运算器，将周期代码在第一方向上逐位移位；乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
在一些实施例中，振荡器包括：第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
根据本发明构思的一方面，提供了一种设备，该设备包括：归一化占空比代码产生器电路，将带符号的占空比代码归一化成不带符号的周期代码以输出归一化占空比代码，其中，带符号的占空比代码代表周期信号的占空比而其中不带符号的周期代码代表周期信号的周期；和周期信号产生器，响应于归一化占空比代码产生具有所述占空比和所述周期的周期信号。
在一些实施例中，周期信号包括时钟信号。
在一些实施例中，当周期变化时，保持周期信号的占空比。
在一些实施例中，响应于周期代码，控制周期信号的上升时间；并响应于归一化占空比代码，控制周期信号的下降时间。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的示例性实施例，其中：
图1示出根据本发明构思的示例性实施例的时钟信号产生电路的框图；
图2是用于描述产生归一化占空比代码的方法的概念图；
图3和图4是用于描述将占空比代码归一化成周期代码的方法的概念图；
图5是图1中示出的时钟信号产生电路中包括的振荡器的框图；
图6是图5的振荡器中包括的数字延迟线的框图；
图7示出图5的振荡器产生的信号的波形；
图8是包括根据图1中示出的实施例的时钟信号产生电路的移动通信装置的框图；和
图9是根据本发明构思的实施例的产生时钟信号的方法的流程图。
具体实施方式
下文中，将参照附图更充分地描述本发明构思，在附图中示出本发明构思的实施例。然而，本发明构思可用许多不同形式来实施并且不应该被理解为限于在此提出的实施例。相反地，提供这些实施例使得本公开将是彻底和完全的，并且将把本发明构思的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，可夸大层和区域的尺寸和相对尺寸。类似的标号始终表示类似的元件。
应该理解，当元件被称作“连接”或“结合”到另一元件时，该元件可直接连接或结合到另一元件，或者可能存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合并且可以被缩写为“/”。
应该理解，尽管这里可使用术语“第一”、“第二”等来描述各种元件，但这些元件应该不受这些术语限制。这些术语只是用于将一个元件与另一个元件区分开。例如，在不脱离本公开的教导的情况下，第一信号可被命名为第二信号，类似地，第二信号可被命名为第一信号。
这里使用的术语只是为了描述特定实施例的目的，而不意图限制本发明构思。如这里使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应该理解，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或其组合。
除非另有定义，否则这里使用的所有术语（包括技术术语和科技术语）具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。应该进一步理解，除非这里明确定义，否则诸如在通用字典中定义的术语应该被解释为具有与它们在相关技术和/或本申请的上下文中的意思相同的意思，而不是将理想地或者过于正式地解释它们的意思。
图1是根据本发明构思的实施例的时钟信号产生电路100的框图。
参照图1，时钟信号产生电路100被用作频率合成器的示例并且包括归一化占空比代码产生电路110、振荡器130、驱动器170。在一些实施例中，可使用集成电路（IC）或片上系统（SoC）配置或者其它可应用实现方式来实现时钟信号产生电路100。
归一化占空比代码产生电路110将代表占空比率（简称为占空比）的占空比代码DCODE归一化成代表周期的周期代码PCODE，以输出归一化占空比代码NDCODE。归一化占空比代码产生电路110可以用作归一化器。
在一些实施例中，振荡器130可适于响应于参考时钟信号CLKref和周期代码PCODE的状态控制时钟信号CLK0的上升时间，并且响应于参考时钟信号CLKref和归一化占空比代码NDCODE的状态控制时钟信号CLK0的下降时间，从而产生时控时钟信号CLK0。
振荡器130可被称为数控周期和占空比振荡器。另外，振荡器130可响应于参考时钟信号CLKref、周期代码PCODE和归一化占空比代码NDCODE的状态控制时钟信号CLK0的下降时间。
驱动器170响应于时控时钟信号CLK0产生驱动时钟信号DCLK。例如，可通过使用反相器或缓冲器实现驱动器170。时钟信号CLK0可以是脉宽调制（PWM）信号。因此，时钟信号产生电路100可用作PWM信号产生电路。应该注意，尽管本公开响应于各种信号引用时钟信号CLK0的下降时间和上升时间，反之可能也同样如此；例如，时钟信号CLK0的下降可响应于参考时钟信号CLKref和周期代码PCODE的状态，时钟信号CLK0的上升可响应于参考时钟信号CLKref和归一化占空比代码NDCODE的状态。
图2是用于描述产生归一化占空比代码NDCODE的方法的概念图。参照图2，为了便于说明，基于8位描述不带符号的代码和带符号的代码。例如，带符号的代码表示基于特定标准的方向代码。
周期代码PCODE是不带符号的代码，在本示例实施例中，顺序地从8'h00增大至8'hFF。不带符号的代码对应于操作电压，不带符号的代码增大得越多，操作电压增大地越多。
然而，占空比代码DCODE是带符号的代码，基于50%的占空比，从8'h00增大至8'h7F并且从8'hFF减小至8'h80。在本示例性示例中，对应于8'h7F，占空比是100%，对应于8'h80，占空比是0%。例如，带正号的代码可被定义为范围是从8'h00至8'h7F，带负号的代码可被定义为范围是从8'hFF至8'h80。
当不带符号的代码的最高有效位（MSB）改变时，不带符号的代码变成带符号的代码。例如，当不带符号的代码8'h00、8'h7F、8'h80和8'hFF变成带符号的代码时，它们分别变成8'h80、8'hFF、8'h00和8'h7F。
换句话讲，MSB改变电路111例如将占空比代码DCODE的MSB从1变成0或者从0变成1。MSB改变电路111用作将带符号的代码变成不带符号的代码的代码改变电路。
图3和图4是用于描述针对周期代码PCODE归一化占空比代码DCODE的方法的概念图。参照图3，占空比代码DCODE（也就是说，8'h00）代表50%的占空比。
参照图1至图3，当占空比代码DCODE是8'h00时，MSB改变电路111输出代码A（也就是说，8'h80）。
第一移位运算器114通过将代码A（=8'h80）逐位向右移动一位，输出代码B（也就是说，8'h40）。当周期代码PCODE是8'h40时，第二移位运算器115通过将周期代码PCODE（=8'h40）逐位向右移动一位，输出代码C（也就是说，8'h20）。
乘法器117通过将第一移位运算器113的输出代码B（=8'h40）乘以第二移位运算器115的输出代码C（=8'h20），输出乘法代码D（也就是说，8'h10）。此时，假定8'h80是1，8'h40是1/2并且8'h20是1/4，因此8'h40（=1/2）和8'h20（=1/4）的乘积是8'h10（=1/8）。
第三移位运算器119通过将乘法器117的输出代码D（=8'h10）逐位向左移动一位，产生归一化占空比代码NDCODE（也就是说，8'h20）。换句话讲，归一化占空比代码NDCODE（=8'h20）与周期代码PCODE（=8'h40）之比是50%。使用逐位移位寄存器实现第一移位运算器113、第二移位运算器115和第三移位运算器119中的每个。
如图3中所示，当占空比代码DCODE是代表占空比为50%的8'h00时，如果输入8'h40作为周期代码PCODE，则归一化占空比代码产生电路110输出8'h20作为归一化占空比代码NDCODE。另一方面，如果输入8'h80作为周期代码PCODE，则归一化占空比代码产生电路110输出8'h40作为归一化占空比代码NDCODE。在这种情况下，归一化占空比代码NDCODE（=8'h40）与周期代码PCODE（=8'h80）之比是50%。
类似地，当输入8'hFF作为周期代码PCODE时，归一化占空比代码产生电路110输出8'h80作为归一化占空比代码NDCODE。归一化占空比代码NDCODE（=8'h80）与周期代码PCODE（=8'hFF）之比几乎是50%。
换句话讲，当占空比代码DCODE保持恒定时，即使在对应于操作电压的周期代码PCODE改变的情况下，占空比代码DCODE也被归一化成周期代码PCODE。因此，归一化占空比代码产生电路110可以在改变后的周期代码PCODE中反映对应于占空比代码DCODE的占空比并且可以根据归一化的结果产生归一化占空比代码NDCODE。
参照图4，占空比代码DCODE（也就是说，8'h7F）代表100%的占空比。参照图1、图2和图4，当占空比代码DCODE是8'h7F时，MSB改变电路111输出代码A（也就是说，8'hFF）。
第一移位运算器113通过将代码A（=8'hFF）逐位向右移动一位输出代码B（也就是说，8'h7F）。当周期代码PCODE是8'h40时，第二移位运算器115通过将周期代码PCODE（=8'h40）逐位向右移动一位输出代码C（也就是说，8'h20）。
乘法器117可以通过将第一移位运算器113的输出代码B（=8'h7F）乘以第二移位运算器115的输出代码C（=8'h20），输出代码D（也就是说，8'h20）。在这种情况下，假设8'h80是1，8'h7F因为它接近8'h80所以几乎是1，8'h20是1/4。因此8'h7F（=1）和8'h20（=1/4）的乘积是8'h20（=1/4）。
第三移位运算器119通过将乘法器117的输出代码D（=8'h20）逐位向左移动一位产生归一化占空比代码NDCODE（也就是说，8'h40）。
如图4中所示，当占空比代码DCODE是代表占空比为100%的8'h7F时，如果输入8'h40作为周期代码PCODE，则归一化占空比代码产生电路110输出8'h40作为归一化占空比代码NDCODE。在这种情况下，归一化占空比代码NDCODE（=8'h40）与周期代码PCODE（=8'h40）之比是100%。
另一方面，当输入8'h80作为周期代码PCODE时，归一化占空比代码产生电路110输出8'h80作为归一化占空比代码NDCODE。在这种情况下，归一化占空比代码NDCODE（=8'h80）与周期代码PCODE（=8'h80）之比是100%。
当输入8'hFF作为周期代码PCODE时，归一化占空比代码产生电路110输出8'hFF作为归一化占空比代码NDCODE。在这种情况下，归一化占空比代码NDCODE（=8'hFF）与周期代码PCODE（=8'hFF）之比是100%。
换句话讲，即使在周期代码PCODE改变的情况下，占空比代码DCODE也被归一化成周期代码PCODE。因此，归一化占空比代码产生电路110可在改变后的周期代码PCODE中反映对应于占空比代码DCODE的占空比，并且可根据归一化的结果产生归一化占空比代码NDCODE。
根据本发明构思，术语“将占空比代码归一化成周期代码”可被认为是意味着，当占空比代码DCODE代表如图3和图4中示出的特定占空比（例如，50%或100%）时，归一化占空比代码产生电路110产生代表相对于周期代码PCODE的特定占空比（例如，50%或100%）的归一化占空比代码NCODE，即便周期代码PCODE改变。
如上所述，当设置占空比时，包括归一化占空比代码产生电路110的时钟信号产生电路100可产生时钟信号CLK0，尽管对应于操作电压的频率（或周期）改变，时钟信号CLK0也一直具有相等的占空比。换句话讲，占空比与频率同步。
图5是图1中示出的振荡器130的实施例的框图。参照图5，振荡器130可包括第一频率合成器140、第二频率合成器150、SR锁存器160。
第一频率合成器140响应于参考时钟信号CLKref和周期代码PCODE的状态控制时钟信号CLK0的上升时间。例如，第一频率合成器140可包括第一整数部分141、第一小数部分143、第一数字延迟线145。
第一整数部分141包括：锁存器141-1，响应于附加时钟信号（未示出）锁存周期代码PCODE的整数部分；第一加法器141-2，将锁存器141-1的输出信号加上第一小数部分143输出的第一进位CARRY1；第一计数器141-3，响应于参考时钟信号CLKref对第一加法器141-2的输出信号进行计数。第一整数部分141输出整数频分时钟信号DIV1。
响应于整数频分时钟信号DIV1，第一小数部分143累加周期代码PCODE的小数部分并且根据累加的结果产生第一进位CARRY1和第一小数PH1。
第二频率合成器150响应于参考时钟信号CLKref和归一化占空比代码NDCODE的状态控制时钟信号CLK0的下降时间。更详细地，第二频率合成器150可基于于参考时钟信号CLKref、周期代码PCODE和归一化占空比代码NDCODE控制时钟信号CLK0的下降时间。
例如，第二频率合成器150可包括第二整数部分151、第二小数部分153、第二数字延迟线155。
第二整数部分151包括：锁存器151-1，响应于整数频分时钟信号DIV1锁存归一化占空比代码NDCODE的整数部分；第二加法器151-2，将锁存器151-1的输出信号加上第二小数部分153输出的第二进位CARRY2；第二计数器151-3，响应于参考时钟信号CLKref对第二加法器151-2的输出信号进行计数。第二整数部分151输出整数频分时钟信号DIV2。
响应于整数频分时钟信号DIV1，第二小数部分153将归一化占空比代码NDCODE的小数部分加上第一小数PH1并且根据加法的结果产生第二进位CARRY2和第二小数PH2。
将参照图7详细描述第一频率合成器140和第二频率合成器150中的每个的操作。
SR锁存器160接收由第一频率合成器140进行频分的第一时钟信号DIV1_O作为置位信号SET并且接收由第二频率合成器150进行频分的第二时钟信号DIV2_O频率作为重置信号RESET，从而产生时控时钟信号CLK0。
图5示出包括十字连接的NAND门和反相器的SR锁存器作为SR锁存器160的实施例。然而，在各种实施例中，SR锁存器160的结构可以采取其它合适的配置。
图6是图5的第一数字延迟线145和第二数字延迟线155中的每个的框图。参照图6，第一数字延迟线145和第二数字延迟线155中的每个包括相互串联连接的多个延迟单元145-1至145-n（其中，n是自然数）和多路复用器（MUX）。
延迟单元145-1至145-n可执行相同延迟。延迟单元145-1至145-n中的每个可延迟分别由第一整数部分141和第二整数部分151输出的整数频分时钟信号DIV1和整数频分时钟信号DIV2中的每个。
MUX可基于通过第一小数部分143和第二小数部分153中的每个输出的多个选择信号（例如，代表第一小数PH1和第二小数PH2的多位），选择性输出延迟单元145-1的输入信号和延迟单元145-1至145-n中的每个的输出信号中的一个。
换句话讲，第一数字延迟线145和第二数字延迟线155可被配置成分别控制整数频分时钟信号DIV1和整数频分时钟信号DIV2中的延迟并且可分别输出频分第一时钟信号DIV1_O和第二时钟信号DIV2_O。
图7示出图5的振荡器130产生的信号的波形。为了便于说明，假设对应于周期代码PCODE的第一混合小数是2.4，对于50%的占空比，对应于归一化占空比代码NDCODE的第二混合小数是1.2。
如图7中所示，基于基点T=0，第一频率合成器140输出的除以2.4的频分第一时钟信号DIV1_O的上升时间被定义为2.4、4.8、7.2、9.6和12.0。
第一频率合成器140的第一整数部分141输出的时钟信号DIV1的上升时间被分别定义为混合小数2.4、4.8、7.2、9.6和12.0中相应的整数2、4、7、9、12。另外，第一数字延迟线145将时钟信号DIV1延迟混合小数2.4、4.8、7.2、9.6和12.0中相应的小数0.4、0.8、0.2、0.6和0.0，然后输出除以2.4的频分第一时钟信号DIV1_O。
基于基点T=0，第二频率合成器150输出的除以2.4的频分第二时钟信号DIV2_O的上升时间被定义为3.6、6.0、8.4、10.8和13.2。
第二频率合成器150的第二整数部分151输出的时钟信号DIV2的上升时间被分别定义为混合小数3.6、6.0、8.4、10.8和13.2中相应的整数3、6、8、10和13。
另外，第二数字延迟线155将时钟信号DIV2延迟混合小数3.6、6.0、8.4、10.8和13.2中相应的小数0.6、0.0、0.4、0.8和0.2，然后输出除以2.4的频分第二时钟信号DIV2_O。这里，各混合小数中的整数表示参考时钟信号CLKref的各脉冲的次序，各混合小数中的小数表示延迟或延迟量。
基于图7中示出的数字，说明产生信号DIV1、DIV1_O、DIV2、DIV2_O和CLK0(2.4)中的每个的时间。
在基点T=0，第一频率合成器140输出除以2.4的频分第一时钟信号DIV1_O。
在第一处理片段期间，也就是说，当在对应于2.4的时间（简单地说，在2.4）输出除以2.4的频分第一时钟信号DIV1_O时，第一整数部分141在对应于2的时间（简单地说，在2）输出除以2的频分第一时钟信号DIV1并且第一小数部分143输出第一小数PH1（=0.4）。此时，第一数字延迟线145相对于1个时钟周期UC将除以2的频分第一时钟信号DIV1延迟0.4，然后在2.4输出除以2.4的频分第一时钟信号DIV1_O。
由于SR锁存器160接收第一数字延迟线145输出的除以2.4的频分第一时钟信号DIV1_O作为置位信号SET，因此SR锁存器160输出其上升时间被控制在2.4的时钟信号CLK0。
此后，第二整数部分151在对应于2.4和1.2之和（即，3.6）中的整数（也就是说，3）的时间输出除以3的频分时钟信号DIV2，第二小数部分153输出第二小数PH2（=0.6）。此时，第二数字延迟线155相对于1个时钟周期UC将除以3的频分时钟信号DIV2延迟0.6，然后在3.6输出除以2.4的频分第二时钟信号DIV2_O。
由于SR锁存器160接收第二数字延迟线155输出的除以2.4的频分第二时钟信号DIV2_O作为重置信号RESET，因此SR锁存器160输出其下降时间被控制在时间3.6的时钟信号CLK0。
在第二处理片段期间，也就是说，当在4.8输出除以2.4的频分第一时钟信号DIV1_O时，第一整数部分141在4.0输出除以3的频分第一时钟信号DIV1并且第一小数部分143输出第一小数PH1（=0.8）。此时，第一数字延迟线145将除以2的频分第一时钟信号DIV1延迟0.8，然后在4.8输出除以2.4的频分第一时钟信号DIV1_O。
由于SR锁存器160接收第一数字延迟线145输出的除以2.4的频分第一时钟信号DIV1_O作为置位信号SET，因此SR锁存器160输出其上升时间被控制在4.8的时钟信号CLK0。
此后，第二整数部分151在对应于4.8和1.2之和（即，6.0）中的整数（也就是说，6）的时间输出除以2的频分时钟信号DIV2，第二小数部分153输出第二小数PH2（=0.0）。此时，第二数字延迟线155将除以2的频分第二时钟信号DIV2延迟0.0，然后在6.0输出除以2.4的频分第二时钟信号DIV2_O。
由于SR锁存器160接收第二数字延迟线155输出的除以2.4的频分第二时钟信号DIV2_O作为重置信号RESET，因此SR锁存器160输出其下降时间被控制在时间6.0的时钟信号CLK0。
在第三处理片段期间，也就是说，当在7.2输出除以2.4的频分第一时钟信号DIV1_O时，第一整数部分141在7输出除以2的频分时钟信号DIV1并且第一小数部分143输出第一小数PH1（=0.2）。此时，第一数字延迟线145将除以2的频分时钟信号DIV1延迟0.2，然后在7.2输出除以2.4的频分第一时钟信号DIV1_O。
由于SR锁存器160接收第一数字延迟线145输出的除以2.4的频分第一时钟信号DIV1_O作为置位信号SET，因此SR锁存器160输出其上升时间被控制在7.2的时钟信号CLK0。
此后，第二整数部分151在对应于7.2和1.2之和（即，8.4）中的整数（也就是说，8）的时间输出除以2的频分时钟信号DIV2，第二小数部分153输出第二小数PH2（=0.4）。此时，第二数字延迟线155将除以2的频分第二时钟信号DIV2延迟0.4，然后在8.4输出除以2.4的频分第二时钟信号DIV2_O。
由于SR锁存器160接收第二数字延迟线155输出的除以2.4的频分第二时钟信号DIV2_O作为重置信号RESET，因此SR锁存器160输出其下降时间被控制在时间8.4的时钟信号CLK0。
在第四处理片段期间，也就是说，当在9.6输出除以2.4的频分第一时钟信号DIV1_O时，第一整数部分141在9输出除以3的频分时钟信号DIV1并且第一小数部分143输出第一小数PH1（=0.6）。此时，第一数字延迟线145将除以3的频分时钟信号DIV1延迟0.6，然后在9.6输出除以2.4的频分第一时钟信号DIV1_O。
由于SR锁存器160接收第一数字延迟线145输出的除以2.4的频分第一时钟信号DIV1_O作为置位信号SET，因此SR锁存器160输出其上升时间被控制在9.6的时钟信号CLK0。
此后，第二整数部分151在对应于9.6和1.2之和（即，10.8）中的整数（也就是说，10）的时间输出除以3的频分时钟信号DIV2，然后第二小数部分153输出第二小数PH2（=0.8）。此时，第二数字延迟线155将除以3的频分时钟信号DIV2延迟0.8，然后在10.8输出除以2.4的频分第二时钟信号DIV2_O。
由于SR锁存器160接收第二数字延迟线155输出的除以2.4的频分第二时钟信号DIV2_O作为重置信号RESET，因此SR锁存器160输出其下降时间被控制在10.8的时钟信号CLK0。
在第五处理片段期间，也就是说，当在12.0输出除以2.4的频分第一时钟信号DIV1_O时，第一整数部分141在12输出除以2的频分时钟信号DIV1并且第一小数部分143输出第一小数PH1（=0.0）。此时，第一数字延迟线145将除以2的频分时钟信号DIV1延迟0.0，然后在12.0输出除以2.4的频分第一时钟信号DIV1_O。
由于SR锁存器160接收第一数字延迟线145输出的除以2.4的频分第一时钟信号DIV1_O作为置位信号SET，因此SR锁存器160输出其上升时间被控制在12.0的时钟信号CLK0。
此后，第二整数部分151在对应于12.0和1.2之和（即，13.2）中的整数（也就是说，13）的时间输出除以2的频分时钟信号DIV2，第二小数部分153输出第二小数PH2（=0.2）。此时，第二数字延迟线155将除以2的频分时钟信号DIV2延迟0.2，然后在13.2输出除以2.4的频分第二时钟信号DIV2_O。
由于SR锁存器160接收第二数字延迟线155输出的除以2.4的频分第二时钟信号DIV2_O作为重置信号RESET，因此SR锁存器160输出其下降时间被控制在时间13.2的时钟信号CLK0。如图7中所示，当周期是2.4时，占空比是50%。
成对的频分第一时钟信号DIV2_O和频分第二时钟信号DIV2_O的相应上升沿之差（例如，1.2）等于对应于归一化占空比代码NDCODE的第二混合小数，例如，等于1.2。
图8是包括图1中示出的时钟信号产生电路100的移动通信装置200的框图。参照图8，移动通信装置200包括功率管理集成电路（PMIC）210、电感器L和应用处理器230。
可以通过使用笔记本电脑、移动电话、智能电话、平板PC、个人数字助理（PDA）、商务数字助理（EDA）、数字静态相机、数字摄像机、便携式多媒体播放器（PMP）、个人导航装置或便携式导航装置（PND）、手持游戏控制台、移动互联网装置（MID）、或电子书、或其它合适的电路配置实现移动通信装置200。
PMIC210包括时钟信号产生电路100、参考时钟信号产生器211、多个引脚（即，第一引脚212、第二引脚213、第三引脚214）、模数转换器（ADC）215、占空比代码产生电路216。
PMIC210和电感器L执行数控DC-DC转换器或降压转换器的功能。
参考时钟信号产生器211向时钟信号产生电路100供应参考时钟信号CLKref。
第一引脚212向电感器L供应从驱动器170输出的驱动时钟信号DCLK。第二引脚213向ADC215发送从电感器L反馈的操作电压VOUT。第三引脚213向占空比代码产生电路216发送经由控制线214-1接收的参考代码CODEref。
操作电压VOUT经由电感器L供应到应用处理器230。电容器C可连接到电感器L的输出端子，以去除操作电压VOUT的纹波。
ADC215经由第二引脚213将从电感器L反馈的操作电压VOUT转换成数字代码CODE。
占空比代码产生电路216响应于参考代码CODEref和数字代码CODE产生占空比代码DCODE，然后向时钟信号产生电路100输出占空比代码DCODE。例如，占空比代码产生电路216可产生对应于参考代码CODEref和数字代码CODE之差或它们之间的其它关系的占空比代码DCODE。
应用处理器230接收操作电压并且包括功率管理单元（PMU）231和用于控制PMU231的操作的中央处理单元（CPU）232。PMU231可在CPU232的控制下产生参考代码CODEref。
图9是根据本发明构思的实施例的产生时钟信号的方法的流程图。参照图1至图9，在操作S110中，时钟信号产生电路100接收代表占空比的占空比代码DCODE和代表周期的周期代码PCODE。
在操作S120中，时钟信号产生电路100相对于周期代码PCODE将占空比代码DCODE归一化，以产生归一化占空比代码NDCODE。
在操作S130中，时钟信号产生电路100基于周期代码PCODE控制时钟信号CLK0的上升时间，并基于归一化占空比代码NDCODE控制时钟信号CLK0的下降时间。因此，在操作S140中，时钟信号产生电路100产生时控时钟信号CLK0。
根据本发明构思的实施例，时钟信号产生电路100可基于周期代码PCODE和归一化占空比代码NDCODE控制时钟信号CLK0的上升和下降时间。
在根据本发明构思的实施例的方法和设备中，通过将占空比代码归一化成周期代码，即使在周期代码改变的情况下，在所得的时钟信号中也可保持恒定的占空比。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但应该理解，可在不脱离所附权利要求书的精神和范围的情况下在其中进行各种形式和细节上的改变。

Claims (30)

1.一种时钟信号产生方法，包括：
接收代表时钟信号的占空比的占空比代码和代表时钟信号的周期的周期代码；和
将占空比代码归一化成周期代码并且输出归一化占空比代码。
2.如权利要求1所述的方法，其中，输出归一化占空比代码包括：
改变占空比代码的最高有效位以得到改变后的占空比代码；
将改变后的占空比代码和周期代码中的每个在第一方向上移位；
通过将在第一方向上移位的改变后的占空比代码乘以在第一方向上移位的周期代码，产生乘积代码；和
通过将乘积代码在与第一方向相反的第二方向上移位，产生归一化占空比代码。
3.如权利要求1所述的方法，还包括：
响应于周期代码，控制时钟信号的上升时间；和
响应于归一化占空比代码，控制时钟信号的下降时间；和
产生具有受控制的上升时间和下降时间的时钟信号。
4.如权利要求3所述的方法，其中，响应于周期代码和归一化占空比代码，控制时钟信号的下降时间。
5.如权利要求1所述的方法，还包括：
响应于参考时钟信号和周期代码，控制时钟信号的上升时间；和
响应于参考时钟信号、周期代码和归一化占空比代码，控制时钟信号的下降时间，以产生时控时钟信号，从而产生具有受控制的上升时间和下降时间的时钟信号。
6.如权利要求3所述的方法，其中，产生时控时钟信号包括：
按照对应于周期代码的划分比率，对参考时钟信号进行频分，以产生频分第一时钟信号；
按照划分比率，对参考时钟信号进行频分，以产生频分第二时钟信号；和
接收频分第一时钟作为置位信号并且接收频分第二时钟信号作为重置信号并且产生具有所述占空比的时控时钟信号。
7.如权利要求6所述的方法，其中，划分比率是混合小数。
8.一种时钟信号产生设备，所述时钟信号产生设备包括将带符号的占空比代码归一化成不带符号的周期代码以输出归一化占空比代码的归一化占空比代码产生电路，其中，带符号的占空比代码代表时钟信号的占空比而不带符号的周期代码代表时钟信号的周期。
9.如权利要求8所述的时钟信号产生设备，还包括振荡器，振荡器响应于周期代码控制时钟信号的上升时间并且响应于归一化占空比代码控制时钟信号的下降时间，以产生时控时钟信号。
10.如权利要求9所述的时钟信号产生设备，其中，振荡器响应于周期代码和归一化占空比代码控制时钟信号的下降时间。
11.如权利要求8所述的时钟信号产生设备，其中，归一化占空比代码产生电路包括：
最高有效位改变电路，改变占空比代码的最高有效位；
第一移位运算器，将最高有效位改变电路的输出代码在第一方向上逐位移位；
第二移位运算器，将周期代码在第一方向上逐位移位；
乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和
第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
12.如权利要求9所述的时钟信号产生设备，其中，振荡器包括：
第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；
第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和
SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
13.如权利要求12所述的时钟信号产生设备，其中，成对的频分第一时钟信号和频分第二时钟信号的相应上升沿之差等于对应于归一化占空比代码的第二混合小数。
14.一种功率管理集成电路，包括：
归一化占空比代码产生电路，将占空比代码归一化成周期代码以输出归一化占空比代码，其中，占空比代码代表时钟信号的占空比而周期代码代表时钟信号的周期；
振荡器，产生具有基于周期代码控制的上升时间和基于归一化占空比代码控制的下降时间的时钟信号；
驱动器，驱动时钟信号以经由第一引脚通往外部；
模数转换器，将经由第二引脚接收的模拟信号转换成数字代码；和
占空比代码产生电路，基于参考代码和数字代码产生占空比代码。
15.如权利要求14所述的功率管理集成电路，其中，占空比代码是带符号的代码并且其中，周期代码是不带符号的代码。
16.如权利要求14所述的功率管理集成电路，其中，振荡器基于周期代码和归一化占空比代码控制时钟信号的下降时间。
17.如权利要求14所述的功率管理集成电路，其中，归一化占空比代码产生电路包括：
最高有效位改变电路，改变占空比代码的最高有效位；
第一移位运算器，将最高有效位改变电路的输出代码在第一方向上逐位移位；
第二移位运算器，将周期代码在第一方向上逐位移位；
乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和
第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
18.如权利要求14所述的功率管理集成电路，其中，振荡器包括：
第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；
第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和
SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
19.如权利要求18所述的功率管理集成电路，其中，成对的频分第一时钟信号和频分第二时钟信号的相应上升沿之差等于对应于归一化占空比代码的第二混合小数。
20.一种直流-直流转换器，包括：
如权利要求14所述的功率管理集成电路；和
电感器，连接在第一引脚和第二引脚之间。
21.如权利要求20所述的直流-直流转换器，其中，归一化占空比代码产生电路包括：
最高有效位改变电路，改变占空比代码的最高有效位；
第一移位运算器，将最高有效位改变电路的输出代码在第一方向上逐位移位；
第二移位运算器，将周期代码在第一方向上逐位移位；
乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和
第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
22.如权利要求20所述的直流-直流转换器，其中，振荡器包括：
第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；
第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和
SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
23.一种移动通信装置，包括：
应用处理器；和
功率管理集成电路，经由连接到第一引脚的电感器向应用处理器供应操作电压，
其中，功率管理集成电路包括：
归一化占空比代码产生电路，将占空比代码归一化成周期代码以输出归一化占空比代码，其中，占空比代码代表占空比并且周期代码代表周期；
振荡器，产生具有基于周期代码控制的上升时间和基于归一化占空比代码控制的下降时间的时钟信号；
驱动器，驱动时钟信号以经由第一引脚通往外部；
模数转换器，将经由第二引脚接收的模拟信号转换成数字代码；和
占空比代码产生电路，基于应用处理器输出的参考代码和数字代码产生占空比代码。
24.如权利要求23所述的移动通信装置，其中，振荡器响应于周期代码和归一化占空比代码控制时钟信号的下降时间。
25.如权利要求23所述的移动通信装置，其中，归一化占空比代码产生电路包括：
最高有效位改变电路，改变占空比代码的最高有效位；
第一移位运算器，将最高有效位改变电路的输出代码在第一方向上逐位移位；
第二移位运算器，将周期代码在第一方向上逐位移位；
乘法器，将第一移位运算器的输出代码乘以第二移位运算器的输出代码；和
第三移位运算器，将乘法器的输出代码在与第一方向相反的第二方向上逐位移位，以产生归一化占空比代码。
26.如权利要求23所述的移动通信装置，其中，振荡器包括：
第一频率合成器，按照对应于周期代码的第一混合小数，对参考时钟信号进行频分，以产生频分第一时钟信号；
第二频率合成器，按照第一混合小数，对参考时钟信号进行频分，以产生频分第二时钟信号；和
SR锁存器，接收频分第一时钟信号作为置位信号并且接收频分第二时钟信号作为重置信号并且输出具有占空比的时控时钟信号。
27.一种设备，包括：
归一化占空比代码产生器电路，将带符号的占空比代码归一化成不带符号的周期代码以输出归一化占空比代码，其中，带符号的占空比代码代表周期信号的占空比而其中不带符号的周期代码代表周期信号的周期；和
周期信号产生器，响应于归一化占空比代码产生具有所述占空比和并具有所述周期的周期信号。
28.如权利要求27所述的设备，其中，周期信号包括时钟信号。
29.如权利要求27所述的设备，其中，当周期变化时，保持周期信号的占空比。
30.如权利要求27所述的设备，其中：
响应于周期代码，控制周期信号的上升时间；和
响应于归一化占空比代码，控制周期信号的下降时间。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101723638B1 (ko) * 2016-03-18 2017-04-05 한림대학교 산학협력단 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터
JP6985579B2 (ja) * 2016-07-27 2021-12-22 株式会社ソシオネクスト 分周補正回路、受信回路及び集積回路
KR20210000740A (ko) 2018-05-29 2021-01-05 마이크론 테크놀로지, 인크. 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11189334B2 (en) * 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650159B2 (en) * 2002-03-29 2003-11-18 Intel Corporation Method and apparatus for precise signal interpolation
US20050264350A1 (en) * 2004-05-27 2005-12-01 Samsung Electronics Co., Ltd. Class D amplifier and a method of pulse width modulation
CN101359302A (zh) * 2007-07-30 2009-02-04 惠普开发有限公司 冗余时钟开关电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3302907B2 (ja) * 1997-07-28 2002-07-15 エヌイーシーマイクロシステム株式会社 Ｐｗｍ出力制御回路
US6424185B1 (en) 1998-05-22 2002-07-23 National Semiconductor Corporation NCO based frequency synthesizer with jitter modulation
JP2004032732A (ja) * 2003-05-23 2004-01-29 Seiko Epson Corp Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
US7102403B2 (en) 2005-02-03 2006-09-05 Mediatek Incorporation Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
JP4063830B2 (ja) 2005-03-25 2008-03-19 エルピーダメモリ株式会社 半導体記憶装置
KR100696957B1 (ko) 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
US8072253B2 (en) * 2006-09-13 2011-12-06 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
US7826582B2 (en) 2006-09-18 2010-11-02 National Semiconductor Corporation Numerically controlled oscillator (NCO) output clock phase smoothing
US7746972B1 (en) 2007-03-22 2010-06-29 Cirrus Logic, Inc. Numerically-controlled phase-lock loop with input timing reference-dependent ratio adjustment
US7598790B1 (en) 2008-01-30 2009-10-06 Altera Corporation Clock synthesis using polyphase numerically controlled oscillator
JP5451012B2 (ja) 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
KR101097467B1 (ko) 2008-11-04 2011-12-23 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
JP2010161432A (ja) 2009-01-06 2010-07-22 Nabtesco Corp デジタルｐｗｍ制御装置
KR101543329B1 (ko) 2009-04-21 2015-08-10 삼성전자주식회사 지연 고정 루프 및 그 구동 방법
KR101138831B1 (ko) 2010-05-27 2012-05-10 에스케이하이닉스 주식회사 오픈 루프 타입의 지연 고정 루프
KR101346348B1 (ko) 2011-07-13 2014-01-02 일솜 주식회사 고즙으로부터 수산화마그네슘을 제조하는 장치
KR20130015460A (ko) * 2011-08-03 2013-02-14 에스케이하이닉스 주식회사 반도체 장치의 카운팅 회로 및 이를 이용한 반도체 장치의 듀티 보정 회로
JP2013236295A (ja) * 2012-05-10 2013-11-21 Renesas Electronics Corp 半導体装置、マイクロコントローラ、及び電源装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650159B2 (en) * 2002-03-29 2003-11-18 Intel Corporation Method and apparatus for precise signal interpolation
US20050264350A1 (en) * 2004-05-27 2005-12-01 Samsung Electronics Co., Ltd. Class D amplifier and a method of pulse width modulation
CN101359302A (zh) * 2007-07-30 2009-02-04 惠普开发有限公司 冗余时钟开关电路

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