CN113630118A - 时钟倍频的低功率装置和方法 - Google Patents
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Abstract
本公开涉及时钟倍频的低功率装置和方法。一种多反馈电路，该多反馈电路比较经占空比校正的参考时钟fREF，并控制多个相同的延迟线以生成频率为fREF频率的倍数(例如32倍、4倍等)且具有大约50％占空比(DC)的新时钟。该新时钟用作锁相环(PLL)或倍增延迟锁定环(MDLL)的参考时钟，从而缩短PLL/MDLL的锁定时间，提高PLL/MDLL的带宽，降低长期输出时钟抖动。多反馈电路还可以用作低功耗时钟生成器。
Description
技术领域
本公开涉及时钟倍频的低功率装置和方法。
背景技术
外部晶体(XTAL)为处理器的锁相环(PLL)提供根参考时钟频率。出于功耗、相位噪声和成本考虑，参考时钟频率通常被限制在不超过100MHz。38.4MHz的管芯外(off-die)XTAL在许多计算机平台上被广泛接受。对于处理器的任何一个PLL，其输入参考时钟频率(fREF)设置其最大稳定环路带宽(约为fREF的10％)。PLL带宽越高，则稳定和/或锁定时间越短且长期PLL输出时钟抖动越低。然而，低根参考时钟频率导致较低的PLL带宽。较低的PLL带宽滤除较少的PLL振荡器噪声，并增加PLL锁定和/或稳定时间。对于给定的PLL输出频率，低fREF增加了反馈分频器比(N)，从而1)增加了PLL的相位频率检测器(PFD)和电荷泵的噪声，以及2)由于分频器的分数N模式中的增量总和调制器(delta-sigma modulator)引入的噪声，增加了PLL分频器的量化噪声。给定PLL的电荷泵中的固定最小电荷泵电流的情况下，较低的fREF也会导致较高的环路滤波器电容及其布局面积。
发明内容
根据本公开的一个方面，提供了一种用于时钟倍频的装置，所述装置包括：占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成基本上校正了占空比误差的输出；以及倍增器电路，耦合到所述DCC电路的输出，其中，所述倍增器电路用于生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路包括：延迟线，用于延迟所述DCC电路的输出并生成相移信号；以及比较器，用于比较所述DCC电路的输出和所述相移信号。
根据本公开的另一方面，提供了一种用于倍频的装置，所述装置包括：占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成校正了占空比误差的输出；以及倍增器电路，耦合到所述DCC电路的输出，其中，所述倍增器电路用于生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路不依赖锁相环。
根据本公开的又一方面，提供了一种系统，包括：晶体振荡器，用于生成具有第一频率的第一时钟；存储器；处理器，耦合到所述存储器；以及无线接口，用于允许所述处理器与另一设备通信，其中，所述处理器包括根据本公开实施例所述的装置。
根据本公开的又一方面，提供了一种用于时钟倍频的方法，所述方法包括：通过占空比校正(DCC)电路接收具有第一频率的第一时钟，以生成基本上校正了占空比误差的输出；以及通过耦合到所述DCC电路的输出的倍增器电路生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路包括：延迟线，用于延迟所述DCC电路的输出，并生成相移信号；以及比较器，用于比较所述DCC电路的输出和所述相移信号。
附图说明
从下面给出的详细描述和本公开的各种实施例的附图将更全面地理解本公开的实施例，然而，这些附图不应被视为将本公开局限于特定实施例，而是仅用于说明和理解。
图1示出了根据一些实施例的具有增加对第一锁相环(PLL)的根参考时钟频率的倍增器的简化时钟架构。
图2A-B分别示出了根据一些实施例的倍增器的构造块和相关联的时序图。
图3示出了图示具有DC(占空比)误差的参考时钟及其2X频率输出处的结果的时序图。
图4A-B分别示出了根据一些实施例的倍增器的高级示意图和相关联的时序图。
图5示出了根据一些实施例的倍增器的示意图。
图6A-B分别示出了根据一些实施例的类似延迟锁定环(DLL)的反馈环的简化图和相关联的时序图。
图7A-C分别示出了根据一些实施例的用于偏置生成器和延迟线、偏置生成电路和延迟线配置的共享构建块。
图8示出了根据一些实施例的用于图7A-C中的任何一个电路中的可调谐复合晶体管。
图9示出了根据一些实施例的具有增加根参考时钟频率的倍增器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
整数-N PLL可以插入在处理器的第一PLL和石英晶体之间，以将XTAL频率转换为用于随后的分数-N PLL的更高fREF。然而，在这种情况下，整个功率面积抖动的权衡通常很复杂。例如，级联两个PLL，其中整数-N PLL使用参考注入锁定将50MHz fREF转换为800MHz，并且随后的分数-N环路带宽被设置为1MHz，或其输入参考的1/800倍，在130nm互补金属氧化物半导体(CMOS)工艺技术节点中，3GHz输出的总功耗为14.2mW，具有亚微微秒集成RMS(均方根)抖动和0.5mm2面积。因此，在第一PLL和石英晶体之间插入另一频率合成器(例如，PLL)在其功率、面积、锁定时间、稳定时间方面增大了成本，并给时钟合成增加了自身引入的抖动。这里，整数-N PLL是指具有整数分频器比的PLL，而分数PLL是指具有分数分频器比的PLL。
对于相同知识产权(IP)的、并且希望个体之间的配置变化尽可能小的PLL，架构师可以使用不同fREF的最大公约数作为反馈环路中的内部fREF替代物。例如，如果第一PLL和并行的第二PLL分别采用133.33MHz和100MHz输入，则可以将这两个输入向下分频到33.33MHz作为公共的、后分频器输入参考时钟。这将使内部参考时钟速率分别降低至1/4和1/3。因此，期望具有使内部fREF翻番或翻两番的简单电路来弥补上述缺陷。
一些实施例描述了一种多反馈电路，该多反馈电路对受到占空比校正的参考时钟fREF进行比较，并控制多个相同的延迟线以生成频率为fREF的频率的倍数(例如，2倍、4倍等)且具有大约50％占空比(DC)的新时钟。该新时钟用作第一PLL或倍增延迟锁定环(MDLL)的参考时钟，从而缩短PLL或倍增延迟锁定环(MDLL)的锁定时间，提高PLL/MDLL的带宽，并降低长期输出时钟抖动。多反馈电路也可以用作低功耗时钟生成器。例如，对于一阶增量总和调制器(DSM)，使fREF翻番可以将PLL带内噪声降低6db，而对于更高阶的DSM，则可以降低更多。其他技术效果将从各种实施例和附图中显而易见。
在下面的描述中，讨论许多细节以提供对本公开的实施例的更彻底的说明。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了避免混淆本公开的实施例，以框图形式而不是详细地示出公知结构和设备。
注意，在实施例的相应附图中，信号用线表示。一些线可能更粗，以指示更多的组成信号路径，和/或在一个或多个末端具有箭头，以指示主要信息流方向。此类指示并非旨在限制。相反，线结合一个或多个示例性实施例使用以便于更容易地理解电路或逻辑单元。任何表示的信号(如设计需求或偏好所指示的)实际上可以包括一个或多个可以沿任一方向传播的信号，并且可以利用任何适当类型的信号方案来实现。
在本说明书和权利要求中，术语“连接”是指没有任何中间设备的直接连接，诸如所连接的事物之间的电气、机械或磁性连接。
术语“耦合”是指直接或间接连接，诸如所连接的事物之间的直接电气、机械或磁性连接、或通过一个或多个无源或有源中间设备的间接连接。
这里的术语“相邻”一般是指一个事物紧挨着(例如，紧靠或靠近它们之间的一个或多个事物)或相邻另一个事物(例如，邻接)。
术语“电路”或“模块”可以指布置成彼此协作以提供所需功能的一个或多个无源和/或有源部件。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数参考。“在……中”的含义包括“在……中”和“在……上”。
这里的术语“模拟信号”一般是指任何这样的连续信号：该信号的时变特性(变量)是某个其他时变量的表示(即模拟另一个时变信号)。
术语“数字信号”是这样的物理信号：它表示离散值序列(量化离散时间信号)(例如任意比特流的序列)，或数字化的(经采样和模数转换的)模拟信号。
术语“缩放”通常是指将设计(原理图和布局)从一种工艺技术转换为另一种工艺技术，并且随后可能减少布局区域。在某些情况下，缩放还指将设计从一种工艺技术扩升到另一种工艺技术，并可能随后增加布局区域。术语“缩放”通常也指在同一技术节点内缩小或增大布局和设备。术语“缩放”也可指相对于另一参数(例如，电源电平)调整(例如，减速或加速-即分别缩小或放大)信号频率。术语“基本上”、“接近”、“近似”、“靠近”和“大约”通常指在目标值的+/-10％范围内。
除非另有规定，否则使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象仅仅表明相似对象的不同实例正在被提及，并不意味着这样描述的对象在时间上、空间上、等级上、或者以任何其他方式以给定的顺序排列。
就本公开而言，短语“A和/或B”和“A或B”是指(A)、(B)或(A和B)。就本公开而言，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“上”、“下”、“在……上”、“在……下”等(如果存在的话)用于描述性目的，而不一定用于描述永久相对位置。
需要指出的是，具有与任何其他附图的具有相同的参考标号(或名称)的那些元素可以以与所描述的类似的方式操作或起作用，但不限于此。
为了实施例的目的，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极和体端子(bulkterminal)。晶体管和/或MOS晶体管衍生物还包括三栅极和FinFET晶体管、栅极全围绕圆柱形晶体管、隧穿FET(TFET)、方形线(Square Wire)或矩形带状晶体管(Rectangular RibbonTransistors)、铁电FET(FeFET)或实现晶体管功能的其他器件，如碳纳米管或自旋电子器件。MOSFET对称源极和漏极端子，即相同的端子且在这里可以互换使用。另一方面，TFET器件具有不对称的源极和漏极端子。本领域技术人员将理解，可以在不脱离本公开的范围的情况下使用其他晶体管，例如，双极结型晶体管(BJT PNP/NPN)、BiCMOS、CMOS等。
图1示出了根据一些实施例的具有增加对第一锁相环(PLL)的根参考时钟频率的倍增器的简化时钟架构100。架构100包括晶体振荡器101(例如，石英振荡器)、倍增器102、第一PLL 103、以及随后的包括PLL 104、105、106和107的多个PLL。虽然这里示出了四个PLL，但是任何配置中的任意数量的PLL都可以组织在处理器中以满足处理器的时钟需求。
在该示例中，第一PLL 103被称为BCLK PLL，其接收倍增的根参考时钟频率FREF并向主PLL 104提供更高频率的参考时钟。然后，主PLL 104的输出被用作包括处理器核PLL105、图形单元PLL 106和I/O(输入/输出)PLL 107的后续PLL的参考时钟。在各种实施例中，倍增器102接收晶体振荡器101的输出时钟fXTAL并将其倍增2倍、4倍等来作为根参考时钟fREF。在各种实施例中，倍增器102包括多反馈电路，该电路比较占空比校正的参考时钟fREF，并控制多个相同的延迟线以生成频率为fREF的频率的倍数(例如，2倍、4倍等)且具有约50％占空比(DC)的新时钟。
倍增器102在其输入处包括占空比校正(DCC)电路，以将时钟fXTAL的占空比校正为50％或基本上50％。DCC电路接收第一时钟fXTAL，所述第一时钟fXTAL具有生成基本上校正了占空比误差的输出的频率。DCC的输出通过第一XOR(或XNOR)门(或第一数字比较器)与DCC的输出的延迟版本进行比较。延迟版本是DCC的90度相移输出。DCC的输出的延迟版本由第一可调节或可调谐延迟线生成。
第二延迟线采用第一可调节或可调谐延迟线的输出，并生成相移90度(或基本上90度)的另一延迟版本，从而产生相对于DCC的输出的相位的180度(或基本上180度)相移输出。第三可调节延迟线延迟第一XOR门的输出以生成相对于DCC的输出相差135度(或基本上135度)的输出。第二XOR(或XNOR)门(或第二数字比较器)比较第一XOR门的输出和第三可调谐延迟线的输出，以生成四倍于时钟fXTAL频率的时钟fREF。
180度相移输出的反转(inverted)版本(例如，360度相移输出)和DCC的输出通过相位频率检测器进行比较，该相位频率检测器生成指示PFD的两个输入之间的相位关系的UP或DOWN(DN)。来自PFD的UP和/或DN信号用于调节第一、第二和第三可调谐延迟线的延迟设置，以改善占空比误差。在各种实施例中，倍增器102(或倍增器电路102)包括有限状态机(FSM)，以从相位频率检测器接收相位误差并生成一个或多个比特以根据相位误差控制第一延迟线和第二延迟线(和/或第三延迟线)的延迟。
图2A-B分别示出了根据一些实施例的倍增器102的构造块200和相关联的时序图220。倍增器102的构建块200包括如图所示耦合的第一可调谐延迟线201、第一XOR门202、第二可调谐延迟线203和第二XOR门204(或比较逻辑)。在该示例中，第一可调谐延迟线201包括两个延迟单元，每个延迟单元具有延迟TD，而第二可调谐延迟线203包括一个延迟单元。这样，第二可调谐延迟线203的延迟是第一可调谐延迟线201的总延迟的一半(或基本上一半)。
当每个TD相对于具有50％占空比(或基本上50％占空比)的参考时钟fREF增加45°相位(或基本上为45度相位)时，则XOR 202和204分别使fREF翻番和翻两番。在一些实施例中，可以使用占空比校正电路(DCC)来实现50％占空比时钟fREF。在一些实施例中，DCC还应用于提供例如40MHz参考时钟FXTAL的晶体振荡器101的输出。在倍增器102的输入处添加DCC的一个原因是，当存在输入占空比(DC)误差时，双倍增器可以每个输入参考时钟周期产生两个不同的时段，如图3所示。图3示出了图示具有DC误差的参考时钟及其2倍输出处的结果的时序图300。每个输入参考时钟周期的这两个不同时段会在相位噪声和输出频谱中围绕fREF产生两个频率杂散。虽然杂散被随后的PLL 103抑制，但是期望最小化杂散。因此，在预先安装DCC的情况下，倍增器102解决了如何在PVT(工艺、电压和温度)变化上将TD调谐+45°。时序图220示出了具有延迟TD的节点处的波形。这里，D90/D135分别意味着相对于fREF增加90°/135°相位延迟。
图4A-B分别示出了根据一些实施例的倍增器102的高级示意图400和相关联的时序图420。与图2A的简化构造块200相比，这里在晶体振荡器101的输出处添加DCC 401，在第一可调谐延迟线201的输出处添加具有延迟2TD的附加可调谐延迟线402，在延迟线402(也称为第二附加可调谐延迟线402)的输出处添加反相器403，在反相器403的输出和DCC401的输出处添加PFD 404，在PDF 404的输出处添加数字调谐反馈电路405，以及类似DLL的反馈电路406。可调谐延迟线402具有与延迟线201相同的延迟(或基本上相同的延迟)。在一些实施例中，可调谐的第一延迟线201、第二延迟线403和第三延迟线203包括一个或多个延迟级，其中单个延迟级包括退化的n型或p型器件。
输入fXTAL首先由DCC 401调节以获得50％占空比的fREF1。然后引入两个反馈环路405和406来处理45°TD调谐。这两个反馈环路是数字调谐反馈电路405和类似DLL的微调谐反馈406。包括电路406的环路将fREFx2波形调谐到50％占空比(或基本上50％占空比)。此环路可能未意识到占空比误差。如果fREFx2处的占空比误差在稳态下超过某个阈值，则包括电路405的环路以低活动系数在后台运行，检测占空比误差并进行校正。为了检测占空比误差，包括电路405的环路比较fREF1和D180b(其是D180的反转且相当于D360)。D180b是通过将2TD(＝D180)添加到D90，然后通过反相器403反转D180的输出来创建的。
如时序图420所示，通过PFD 404的相位/频率比较检查每1/fREF1周期D180的下降沿与fREF1的上升沿的距离，作为相位误差(PE)。PE不仅包含占空比偏差量，还包含fREFx2处的占空比误差的符号。为了校正该占空比误差，FSM(未示出)可以根据PFD UP和DN信号来增加或减少TD的延迟级201、402和203内的有源晶体管的数量。通过控制TD的两个反馈环路(包括数字调谐反馈电路405和类似DLL的反馈406)，fREFx2和fREFx4处的两个时钟在稳态下实现非常低的DC误差(例如，基本上为零)。
根据一些实施例，取决于对fREF和fREFx2周围参考杂散以及包括电路405的数字调谐环路的分辨率的容忍度(tolerance)，电路405及其相关反馈环路本身可以在没有电路406及其相关联的类似DLL的反馈环路的情况下，足以校正占空比误差。在一些实施例中，代替电路405及其数字调谐反馈，电路406及其数字调谐反馈环路以及fREFx2处用于修复fREFx4的DC误差的另一DCC可以是足够的。
图5示出根据一些实施例的倍增器102的示意图500。示意图500示出了包括电路405和406的两个反馈环路的延迟。XNOR门202比较fREF1和其延迟2TD版本以在fREFx2处生成2倍的fREF。在各种实施例中，电压控制的延迟线201(也是数字可编程的)控制TD的量。在各种实施例中，每个电压控制的延迟线201、402和203都具有由电路405和/或电路406的输出控制的电压控制的端口和数字可编程开关。
两条虚线形成两个反馈环路。虚线之一是类似DLL的反馈，其包括(i)XNOR门202；(ii)大型反相器406a；(iii)主从采样滤波器(MSSF)406c，其产生几乎平坦的控制电压VCTL(偏置延迟线201、402和203中的一个或多个退化的n型器件)；(iv)PMOS偏置生成器VBP501(偏置延迟线201、402和203中的一个或多个退化的p型器件)；和(v)串联的两个TD 201。称为“类似DLL”的该反馈包括使用XOR或XNOR 202加反相器Inv1 406a、环路滤波器(MSSF)406c和延迟线(串联2个TD)的相位检测器PD。
虚线中的另一个是数字调谐反馈，其包括FSM(有限状态机)405，包括计数器/逻辑405a、延迟调谐逻辑405b、UP/DN符号检测器405c和时间-数字转换器(TDC)405d。在一些实施例中，逻辑和计数器405a，其基于fREF1的多个参考周期上的平均PE来调谐(例如，延迟线201、402和203的)延迟元件。计数器405a表示该回路中的低频极。在一些实施例中，延迟调谐逻辑405b确定从每个延迟线201、402和203增加或减少多少延迟。在一些实施例中，UP/DN符号检测器405c是确定计数器/逻辑405a应计数UP还是DN的误差符号检测。在一些实施例中，TDC 405d将PE数字化为数字词(例如，多比特签名)。
在一些实施例中，反相器Inv1 406a被调整尺寸以在输出切换期间具有低的上拉和下拉电阻。因此，在节点X处，反相器Inv1 406a的充放电时间常数基本匹配，因为它们由Rchg(例如，25kohm)乘以Cchg(例如270fF)主导。结果，Inv1 406a内的(一个或多个)大N型和P型器件之间的N-P比不匹配/变化仅仅增加了分数差。替代地，在一些实施例中，具有匹配的UP和DN电流的电荷泵(CP)可以代替Inv1 406a，分别在fREFx2的电平为高/低(HIGH/LOW)时对节点X进行充电/放电。
在一些实施例中，MSSF 406c具有其内部节点Y，以当fREF1波形为高时跟踪X处的电压，并且当fREF1波形分别经由由fREF1及其通过反相器406b的反转控制的开关S1和S2从高转换为低时，将Y处的最后时刻电压传递/共享给VCTL。作为MSSF 406a的结果，稳态下的VCTL可能会具有轻微的波纹。这里，M是节点Y处电容对于节点VCTL处电容的定标器(scaler)，其中M通常大于10。
图6A-B分别示出了根据一些实施例的类似延迟锁定环(DLL)的反馈环路的简化图600和相关联的时序图620。类似DLL的反馈可以简化为如图6A-B所示，而在时序图620中示出了使用电荷泵的波形。fREFx2的占空比误差导致充电和放电持续时间不同。时序图620示出了VCTL如何稳定以及fREFx2占空比如何收敛到50％。这里，Y是MSSF 406c的内部电压。
图7A-C分别示出了根据一些实施例的用于偏置生成器720和延迟线730的构建块700。延迟线201、402和203以及VBP 501可以共享拓扑结构，如730，该拓扑结构是从700导出的并且包括如图所示耦合的p型晶体管MP1和MP2以及n型晶体管MN1和MN2。图7B示出了使用晶体管MN2作为电流源并生成VPBIAS的VBP 501。图7C示出了延迟线201、402和/或203是如何构建的。根据一些实施例，延迟线中的电压摆幅是轨对轨的(rail-to-rail)。(MN2的和MP2的)退化的晶体管改善了电源噪声抑制，并降低了1/f噪声影响。
图8示出了根据一些实施例的用于图7A-C中的任一电路的可调谐复合晶体管800。对于构建块中的数字调谐，图8中示出了p型器件部分的一个实施例，其中晶体管MP2是复合的，而不是单个晶体管。这允许通过enb＝LOW和incb<2:0>来启用MP2a、MP2b和MP2c的不同组合，以退化其栅极在VPBIAS处偏置的MP2d。晶体管MP2a、MP2b和MP2c可以并行地具有不同的堆叠和/或不同的扩散栅极。虽然示出了用于MP2的复合晶体管，但是对于n型器件MN2也可以实现同样的结构。在一些实施例中，n型对应物可以使用AND门代替OR门，输入enb变为en(即，“启用”)，并且输入incb<2:0>变为inc<2:0>。
表1总结了分别在冷(-40C)和热(125C)下，0.8V电源下的参考频率四倍增器(例如，倍增器102)的147μA和186μA的电流消耗，包括5个TD、2倍和4倍输出、PFD 404，但不包括在后台运行的低活动性的FSM 405。
表1
| 角 | 温度(C) | 归一化电流(A) | 2倍(Hz) | 4倍(Hz) |
| 标称 | -40 | 1μ | 76.8M | 153.6M |
| 标称 | 125 | 1.26μ | 76.8M | 153.6M |
表2比较了高级CMOS工艺技术节点中倍增器电路102相比于数字LC(电感-电容)控制PLL(DLCPLL)和低抖动PLL(LJPLL)的估计面积和电流消耗。
表2
| DLCPLL | LJPLL | 倍增器102 | |
| 面积(μm<sup>2</sup>) | 44460 | 15350 | 1200 |
| 电流(mA) | 15 | 1.8 | 0.35 |
这里，LJPLL使用来自晶体振荡器101的38.4MHz参考，运行整数-N模式以降低相位噪声，具有2.4GHz的VCO，并且输出100MHz，提供2.6倍的fREF(如100/38.4)。如果将LJPLL的VCO设置为更高的频率或更高的电流，但频率没有基于延迟线的倍增器102的频率那么低，则LJPLL的输出抖动可以减小。四倍增器102的电流消耗包括具有低活动因子的前置DCC(占空比校正器)401和FSM 405(包括TDC、PFD、计数器等)。四倍倍增器102可以是PLL IP的一部分。
图9示出了根据一些实施例的具有增加根参考时钟频率的倍增器的智能设备或计算机系统或SoC(片上系统)。需要指出的是，图9的具有与任何其他图的元素相同的参考标号(或名称)的那些元素可以以与所描述的类似的任何方式操作或起作用，但不限于此。这里描述的任何框都可以具有倍增器以增加根参考时钟频率。
在一些实施例中，设备2400表示适当的计算设备，诸如计算平板电脑、移动电话或智能电话、笔记本电脑、台式机、物联网(IOT)设备、服务器、可穿戴设备、机顶盒、支持无线的电子阅读器等。应当理解，总体示出了特定组件，而不是设备2400中示出了这种设备的所有组件。
在一个示例中，设备2400包括SoC(片上系统)2401。在图9中使用虚线示出了SOC2401的示例边界，其中一些示例组件被示出包括在SOC 2401内–然而，SOC 2401可以包括设备2400的任何适当组件。
在一些实施例中，设备2400包括处理器2404。处理器2404可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件、处理核或其他处理装置。由处理器2404执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、与将计算设备2400连接到另一设备相关的操作等。处理操作还可以包括与音频I/O和/或显示I/O相关的操作。
在一些实施例中，处理器2404包括多个处理核(也称为核)2408a、2408b、2408c。尽管图9中仅示出三个核2408a、2408b、2408c，但是处理器2404可以包括任何其他适当数量的处理核，例如，数十个或甚至数百个处理核。可以在单个集成电路(IC)芯片上实现处理器核2408a、2408b、2408c。此外，芯片可以包括一个或多个共享和/或私有缓存、总线或互连、图形和/或存储器控制器、或其他组件。
在一些实施例中，处理器2404包括缓存2406。在一个示例中，缓存2406的部分可以专用于单个核2408(例如，缓存2406的第一部分专用于核2408a，缓存2406的第二部分专用于核2408b，以此类推)。在一个示例中，缓存2406的一个或多个部分可以在两个或多个核2408之间共享。缓存2406可以分为不同的级别，例如，级别1(L1)缓存、级别2(L2)缓存、级别3(L3)缓存等。
在一些实施例中，处理器核2404可以包括获取单元，以获取用于由核2404执行的指令(包括具有条件分支的指令)。可以从诸如存储器2430之类的任何存储设备获取指令。处理器核2404还可以包括解码单元，以解码所获取的指令。例如，解码单元可以将所获取的指令解码为多个微操作。处理器核2404可以包括调度单元，以执行与存储经解码的指令相关联的各种操作。例如，调度单元可以保存来自解码单元的数据，直到指令准备好分派为止，例如，直到经解码的指令的所有源值变得可用为止。在一个实施例中，调度单元可以将经解码的指令调度和/或发出(或分派)到执行单元以供执行。
执行单元可以在所分派的指令被解码(例如，由解码单元)和分派(例如，由调度单元)之后执行这些所分派的指令。在一个实施例中，执行单元可以包括一个以上的执行单元(诸如成像计算单元、图形计算单元、通用计算单元等)。执行单元还可以执行各种算术运算，诸如加法、减法、乘法和/或除法，并且可以包括一个或多个算术逻辑单元(ALU)。在一个实施例中，协同处理器(未示出)可以与执行单元一起执行各种算术运算。
进一步地，执行单元可以执行无序的指令。因此，在一个实施例中，处理器核2404可以是无序处理器核。处理器核2404还可以包括引退单元(retirement unit)。引退单元可以在指令被执行后将其引退。在一个实施例中，经执行的指令的引退可以使得从指令的执行提交处理器状态、由指令所使用的物理寄存器被去分派等。处理器核2404还可以包括总线单元，以使处理器核2404的组件与其他组件之间能够经由一条或多条总线进行通信。处理器核2404还可以包括一个或多个寄存器，以存储由核2404的各个组件访问的数据(诸如与分配的应用优先级和/或子系统状态(模式)关联相关的值)。
在一些实施例中，设备2400包括连接电路2431。例如，连接电路2431包括硬件设备(例如，无线和/或有线连接器和通信硬件)和/或软件组件(例如，驱动器、协议栈)，例如，以使设备2400能够与外部设备进行通信。设备2400可以与诸如其他计算设备、无线接入点或基站等的外部设备分离。
在一个示例中，连接电路2431可以包括多个不同类型的连接性。概括地说，连接电路2431可以包括蜂窝连接电路、无线连接电路等。连接电路2431的蜂窝连接电路通常是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、第三代合作伙伴项目(3GPP)通用移动通信系统(UMTS)系统或变体或衍生物、3GPP长期演进(LTE)系统或变体或衍生物、3GPP高级LTE(LTE-A)系统或变体或衍生物、第五代(5G)无线系统或变体或衍生物、5G移动网络系统或变体或衍生物、5G新无线电(NR)系统或变体或衍生物、或其他蜂窝服务标准来提供。连接电路2431的无线连接电路(或无线接口)是指非蜂窝的无线连接性，并且可以包括个域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)和/或广域网(诸如WiMax)和/或其他无线通信。在一个示例中，连接电路2431可以包括网络接口，诸如有线或无线接口，例如使得系统实施例可以被并入无线设备(例如，蜂窝电话或个人数字助理)中。
在一些实施例中，设备2400包括控制集线器2432，其表示与一个或多个I/O设备的交互相关的硬件设备和/或软件组件。例如，处理器2404可以经由控制集线器2432与显示器2422、一个或多个外围设备2424、存储设备2428、一个或多个其他外部设备2429等中的一者或多者进行通信。控制集线器2432可以是芯片组、平台控制集线器(PCH)等。
例如，控制集线器2432示出了用于连接到设备2400的附加设备的一个或多个连接点，例如，用户可以通过这些连接点与系统进行交互。例如，可以附接到设备2400的设备(例如，设备2429)包括麦克风设备、扬声器或立体声系统、音频设备、视频系统或其他显示设备、键盘或键盘设备、或用于诸如读卡器或其他设备之类的特定应用的其他I/O设备。
如上所述，控制集线器2432可以与音频设备、显示器2422等进行交互。例如，通过麦克风或其他音频设备的输入可以为设备2400的一个或多个应用或功能提供输入或命令。另外，替代显示输出或者在除了显示输出之外，可以提供音频输出。在另一示例中，如果显示器2422包括触摸屏，则显示器2422还充当输入设备，其至少可以部分地由控制集线器2432管理。在计算设备2400上还可以存在附加的按钮或开关，以提供通过控制集线器2432管理的I/O功能。在一个实施例中，控制集线器2432管理诸如加速计、相机、光传感器或其他环境传感器之类的设备，或者可以包括在设备2400中的其他硬件。输入可以是直接用户交互的一部分，并为系统提供环境输入以影响其操作(诸如过滤噪声、调整显示器以进行亮度检测、为相机应用闪光灯或其他特征)。
在一些实施例中，控制集线器2432可以使用任何适当的通信协议耦合到各种设备，例如，PCIe(外围组件互连快速)、USB(通用串行总线)、雷电接口(Thunderbolt)、高清多媒体接口(HDMI)、火线(Firewire)等。
在一些实施例中，显示器2422表示硬件(例如，显示设备)和软件(例如，驱动器)组件，其为用户提供视觉和/或触觉显示以与设备2400进行交互。显示器2422可以包括显示接口、显示屏、和/或用于向用户提供显示的硬件设备。在一些实施例中，显示器2422可以包括提供到用户的输出和输入两者的触摸屏(或触摸板)设备。在一个示例中，显示器2422可以直接与处理器2404通信。显示器2422可以是(如在移动电子设备或膝上型计算机设备中的)内部显示设备或经由显示接口(例如显示端口(DisplayPort)等)附接的外部显示设备中的一者或多者。在一个实施例中，显示器2422可以是头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用的立体显示设备。
在一些实施例中，尽管图中未示出，但是除了(或代替)处理器2404，设备2400还可以包括包含一个或多个图形处理核的图形处理单元(GPU)，其可以控制在显示器2422上显示内容的一个或多个方面。
控制集线器2432(或平台控制器集线器)可以包括硬件接口和连接器，以及软件组件(例如，驱动器、协议栈)，以进行例如到外围设备2424的外围连接。
将理解，设备2400既可以是到其他计算设备的外围设备，也可以具有连接到它的外围设备。设备2400可以具有“对接(docking)”连接器以连接到其他计算设备，用于诸如管理(例如，下载和/或上载、更改、同步)设备2400上的内容。另外，对接连接器可以允许设备2400连接到允许计算设备2400控制内容输出(例如，到视听或其他系统)的某些外围设备。
除了专用对接连接器或其他专用连接硬件外，设备2400还可以经由通用或基于标准的连接器进行外围连接。通用类型可以包括通用串行总线(USB)连接器(可以包括许多不同硬件接口中的任何一个)、显示端口(包括迷你显示端口(MiniDisplayPort，MDP)、高清多媒体接口(HDMI)、火线或其他类型。
在一些实施例中，例如除了直接耦合到处理器2404之外或者代替直接耦合到处理器2404，连接电路2431可以耦合到控制集线器2432。在一些实施例中，例如除了直接耦合到处理器2404之外或者代替直接耦合到处理器2404，显示器2422可以耦合到控制集线器2432。
在一些实施例中，设备2400包括经由存储器接口2434耦合到处理器2404的存储器2430。存储器2430包括用于在设备2400中存储信息的存储器设备。
在一些实施例中，存储器2430包括用于维持稳定时钟的装置，如参考各种实施例所述。存储器可以包括非易失性(如果存储器设备的电源中断，则状态不会改变)和/或易失性(如果存储器设备的电源中断，则状态是不确定的)存储器设备。存储器设备2430可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当性能以用作处理存储器的其他存储器设备。在一个实施例中，存储器2430可以用作设备2400的系统存储器，以存储数据和指令以用于在一个或多个处理器2404执行应用程序或处理时使用。存储器2430可以存储应用程序数据、用户数据、音乐、照片、文档或其他数据，以及与设备2400执行应用程序和功能相关的系统数据(无论是长期的还是临时的)。
各种实施例和示例的元件还被提供为机器可读介质(例如，存储器2430各种实施例和示例的元件还被提供为机器可读介质(例如，存储器2430)，用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他处理的指令)。机器可读介质(例如，存储器2430)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或适合存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)而被下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)以数据信号的方式从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
在一些实施例中，设备2400包括温度测量电路2440，例如，用于测量设备2400的各种组件的温度。在一个示例中，温度测量电路2440可以被嵌入、耦合或附接到要测量和监测其温度的各种组件。例如，温度测量电路2440可以测量核2408a、2408b、2408c、稳压器2414、存储器2430、SOC 2401的主板、和/或设备2400的任何适当组件中的一者或多者的温度(或内部温度)。
在一些实施例中，设备2400包括功率测量电路2442，例如，用于测量由设备2400的一个或多个组件消耗的功率。在一个示例中，除了测量功率之外或者代替测量功率，功率测量电路2442还可以测量电压和/或电流。在一个实例中，功率测量电路2442可以被嵌入、耦合或附接到要测量和监测其功率、电压和/或电流的各种组件。例如，功率测量电路2442可以测量由一个或多个稳压器2414供应的功率、电流和/或电压、供应给SOC 2401的功率、供应给设备2400的功率、由设备2400的处理器2404(或任何其他组件)消耗的功率等。
在一些实施例中，设备2400包括一个或多个稳压器电路，通常称为稳压器(VR)2414。VR 2414以适当的电压电平生成信号，这些信号可以被供应以操作设备2400的任何适当组件。仅作为示例，VR 2414被示为向设备2400的处理器2404供应信号。在一些实施例中，VR 2414接收一个或多个电压识别(VID)信号，并基于VID信号生成适当电平的电压信号。各种类型的VR可以用于VR 2414。例如，VR 2414可以包括“降压”VR、“升压”VR、降压和升压VR的组合、低压差(LDO)调节器、开关DC-DC调节器、基于恒定导通时间控制器的DC-DC调节器等。降压VR通常用于需要将输入电压以比单位更小的比率转换为输出电压的功率输送应用中。升压VR通常用于需要将输入电压以比单位更大的比率转换为输出电压的功率输送应用中。在一些实施例中，每个处理器核都具有其自己的VR，其由PCU 2410a/b和/或PMIC 2412控制。在一些实施例中，每个核都具有分布式LDO的网络，以提供对功率管理的有效控制。LDO可以是数字的、模拟的、或数字或模拟LDO的组合。
在一些实施例中，设备2400包括一个或多个时钟生成器电路，通常称为时钟生成器2416。时钟生成器2416以适当的频率水平生成时钟信号，其可被供应给设备2400的任何适当组件。仅作为示例，时钟生成器2416被示为向设备2400的处理器2404供应时钟信号。在一些实施例中，时钟生成器2416接收一个或多个频率识别(FID)信号，并基于FID信号以适当的频率生成时钟信号。
在一些实施例中，设备2400包括向设备2400的各种组件供电的电池2418。仅作为示例，电池2418被示为向处理器2404供电。尽管图中未示出，但是设备2400可以包括充电电路，例如，基于从AC适配器接收的交流电(AC)电源对电池再充电。在一些实施例中，电池2418包括用于基于推断的快速充电的逻辑。
在一些实施例中，设备2400包括功率控制单元(PCU)2410(也称为功率管理单元(PMU)、功率控制器等)。在一个实例中，PCU 2410的一些部分可以由一个或多个处理核2408实现，并且PCU 2410的这些部分使用虚线框象征性地示出并被标记为PCU 2410a。在一个示例中，PCU 2410的一些其他部分可以在处理核2408之外实现，并且PCU 2410的这些部分使用虚线框象征性地示出并被标记为PCU 2410b。PCU 2410可以实现设备2400的各种功率管理操作。PCU 2410可以包括硬件接口、硬件电路、连接器、寄存器等、以及软件组件(例如，驱动器、协议栈)，以实现设备2400的各种功率管理操作。在一些实施例中，PMU 4410包括用于基于推断的快速充电的逻辑。
在一些实施例中，设备2400包括功率管理集成电路(PMIC)2412，例如，以实现设备2400的各种功率管理操作。在一些实施例中，PMIC 2412是可重构功率管理IC(RPMIC)和/或IMVP(
移动电压定位)。在一个示例中，PMIC位于独立于处理器2404的IC芯片内。可以实现设备2400的各种功率管理操作。PMIC 2412可以包括硬件接口、硬件电路、连接器、寄存器等，以及软件组件(例如，驱动器、协议栈)，以实现设备2400的各种功率管理操作。在一些实施例中，PMIC 241包括用于基于推断的快速充电的逻辑。
在一个实例中，设备2400包括PCU 2410或PMIC 2412中的一者或两者。在一个实例中，PCU 2410或PMIC 2412中的任一者在设备2400中可能不存在，并且因此，使用虚线示出这些组件。
设备2400的各种功率管理操作可以由PCU 2410、PMIC 2412、或PCU 2410和PMIC2412的组合来执行。例如，PCU 2410和/或PMIC 2412可以为设备2400的各种组件选择功率状态(例如，P状态)。例如，PCU 2410和/或PMIC 2412可以为设备2400的各种组件选择功率状态(例如，根据ACPI(高级配置和电源接口)规范)。仅作为示例，PCU 2410和/或PMIC 2412可以使设备2400的各种组件转换到睡眠状态、活动状态、适当的C状态(例如，C0状态或另一适当C状态，根据ACPI规范)等。在一个示例中，PCU 2410和/或PMIC 2412可以控制由VR2414输出的电压和/或由时钟生成器输出的时钟信号的频率，例如，通过分别输出VID信号和/或FID信号。在一个示例中，PCU 2410和/或PMIC 2412可以控制电池功率使用、电池2418的电荷、以及与节电操作相关的特征。
时钟生成器2416可以包括锁相环(PLL)、锁频环(FLL)或任何合适的时钟源。在一些实施例中，处理器2404的每个核都具有其自己的时钟源。因此，每个核都可以在不依赖其他核的操作频率的频率下操作。在一些实施例中，PCU 2410和/或PMIC 2412执行自适应或动态频率缩放或调整。例如，如果处理器核没有在其最大功耗阈值或限制下操作，则可以增加处理器核的时钟频率。在一些实施例中，PCU 2410和/或PMIC 2412确定处理器的每个核的操作条件，并且当PCU 2410和/或PMIC 2412确定核在低于目标性能水平而操作时，适时地调整该核的频率和/或电源电压而不使核时钟源(例如，该核的PLL)失锁。例如，如果核从电源轨吸取的电流小于分配给该核或处理器2404的总电流，则PCU 2410和/或PMIC 2412可以暂时性地增加该核或处理器2404的功率吸取(例如，通过增加时钟频率和/或电源电压电平)，使得核或处理器2404能够在更高的性能水平执行。这样，可以在不损害产品可靠性的情况下暂时性地增加处理器2404的电压和/或频率。
在一个示例中，PCU 2410和/或PMIC 2412可以执行功率管理操作，例如，至少部分地基于接收来自功率测量电路2442、温度测量电路2440的测量、电池2418的电荷水平、和/或可以用于功率管理的任何其他适当信息。为此，PMIC 2412可通信地耦合到一个或多个传感器以感测/检测对系统/平台的功率/热行为有影响的一个或多个因素中的各种值/变化。该一个或多个因素的示例包括电流、电压降、温度、操作频率、操作电压、功耗、核间通信活动等。这些传感器中的一个或多个可以与计算系统的一个或多个组件或逻辑/IP块物理接近(和/或热接触/耦合)。另外，在至少一个实施例中，(一个或多个)传感器可以直接耦合到PCU 2410和/或PMIC 2412，以允许PCU 2410和/或PMIC 2412至少部分地基于由一个或多个传感器检测的(一个或多个)值来管理处理器核能量。
还示出了设备2400的示例软件堆栈(但并未示出软件堆栈的所有元素)。仅作为示例，处理器2404可以执行应用程序2450、操作系统2452、一个或多个功率管理(PM)特定应用程序(例如，通常称为PM应用2458)等。PM应用2458还可以由PCU 2410和/或PMIC 2412执行。OS 2452还可以包括一个或多个PM应用2456a、2456b、2456c。OS 2452还可以包括各种驱动程序2454a、2454b、2454c等，其中一些驱动程序可专门用于功率管理目的。在一些实施例中，设备2400还可以包括基本输入/输出系统(BIOS)2420。BIOS 2420可以与OS 2452通信(例如，经由一个或多个驱动器2454)、与处理器2404通信等。
例如，PM应用2458、2456、驱动器2454、BIOS 2420等中的一个或多个可以用于实现功率管理特定任务，例如，控制设备2400的各种组件的电压和/或频率，控制设备2400的各种组件的唤醒状态、睡眠状态和/或任何其他适当的功率状态，控制电池2418的电池功率使用、电荷，与节电操作相关的特征等。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意味着结合这些实施例描述的特定特征、结构或特性至少包括在一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同的实施例。如果说明书陈述“可以”、“可能”或“可”包括组件、特征、结构或特性，则不需要包括该特定组件、特征、结构或特性。如果说明书或权利要求提及“一”或“一个”元件，这并不意味着只有一个元件。如果说明书或权利要求提及“附加”元件，则不排除存在一个以上的附加元件。
此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何合适的方式组合。例如，可以在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不相互排斥的任何情况下组合第一实施例与第二实施例。
虽然已经结合其具体实施例描述了本公开，但是根据前述描述，对于本领域的普通技术人员来说，这些实施例的许多替代方案、修改和变化将是显而易见的。本公开的实施例旨在包含落入所附权利要求的广泛范围内的所有此类替代、修改和变化。
此外，为了简化说明和讨论并且为了不模糊本公开，在所示附图中可能示出也可能未示出到集成电路(IC)芯片和其他组件的众所周知的电源/接地连接。此外，可以以框图形式示出布置以避免模糊本公开，并且还考虑到关于此类框图布置的实施方式的细节高度依赖于将在其中实施本发明的平台(即，这些细节应该在本领域技术人员的视界范围内)。在为了描述本公开的示例性实施例而阐述具体细节(例如，电路)的情况下，对于本领域技术人员来说显而易见的是，本公开可以在没有这些特定细节或改变这些特定细节的情况下实践。因此，说明书被认为是说明性的而不是限制性的。
本文中描述的各种实施例被示为示例。这些示例的特征可以以任何合适的方式相互组合。这些示例包括：
示例1：一种装置，包括：占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成基本上校正了占空比误差的输出；以及倍增器电路，耦合到DCC电路的输出，其中，倍增器电路用于生成具有比第一频率更高的第二频率的第二时钟，其中倍增器电路包括：延迟线，用于延迟DCC电路的输出并生成相移信号；以及比较器，用于比较DCC电路的输出和相移信号。
示例2：示例1所述的装置，其中，延迟线是第一延迟线，其中相移信号是第一相移信号，并且其中倍增器电路包括第二延迟线，用于延迟第一相移信号并生成第二相移信号。
示例3：示例2所述的装置，其中，倍增器电路包括：反相器，用于反转第二相移信号；以及相位检测器，用于接收反相器的输出和DCC电路的输出。
示例4：示例3所述的装置，其中，倍增器电路包括有限状态机(FSM)，用于接收相位检测器的UP和Down信号，并生成一个或多个控件来根据UP和Down信号控制第一延迟线和第二延迟线的延迟。
示例5：示例4所述的装置，其中，比较器是第一比较器，并且其中倍增器电路包括：第三延迟线，用于延迟第一比较器的输出，并生成相对于DCC电路的输出的第三相移信号；以及第二比较器，用于比较第一比较器的输出和第三相移信号。
示例6：示例5所述的装置，其中，一个或多个控件根据UP和Down信号来控制第三延迟线的延迟。
示例7：示例6所述的装置，包括偏置生成器，用于为第一延迟线、第二延迟线和第三延迟线生成偏置。
示例8：示例2所述的装置，其中，第一延迟线和第二延迟线具有基本上相同的延迟。
示例9：示例5所述的装置，其中，第三延迟线具有基本上为第一延迟线或第二延迟线的延迟的一半的延迟。
示例10：示例5所述的装置，其中，第一比较器和第二比较器包括XOR门或XNOR门。
示例11：示例5所述的装置，其中，第一延迟线、第二延迟线和第三延迟线包括一个或多个延迟级，其中各个延迟级包括退化的n型或p型器件。
示例12：一种装置，包括：占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成校正了占空比误差的输出；以及倍增器电路，耦合到DCC电路的输出，其中，倍增器电路用于生成具有比第一频率更高的第二频率的第二时钟，其中倍增器电路不依赖锁相环。
示例13：示例12所述的装置，其中，倍增器电路包括：延迟线，用于延迟DCC电路的输出，并生成基本上90度相移信号；以及XOR门，用于比较DCC电路的输出和基本上90度相移信号。
示例14：示例13所述的装置，其中，延迟线是第一延迟线，并且其中倍增器电路包括第二延迟线，用于延迟基本上90度相移信号，并生成基本上180度相移信号。
示例15：示例14所述的装置，其中，倍增器电路包括：反相器，用于反转基本上180度相移信号；以及相位频率检测器，用于接收反相器的输出和DCC电路的输出。
示例16：示例15所述的装置，其中，倍增器电路包括有限状态机(FSM)，用于从相位频率检测器接收相位误差并生成一个或多个比特来根据相位误差控制第一延迟线和第二延迟线的延迟。
示例17：示例16所述的装置，其中，XOR门是第一XOR门，并且其中倍增器电路包括：第三延迟线，用于延迟第一XOR门的输出，并生成相对于DCC电路的输出的基本上135度相移信号；以及第二XOR门，用于比较第一XOR门的输出和基本上135度相移信号。
示例18：示例17所述的装置，其中：一个或多个比特根据相位误差控制第三延迟线的延迟；第一延迟线和第二延迟线具有基本上相同的延迟；并且第三延迟线具有基本上为第一延迟线或第二延迟线的延迟的一半的延迟。
示例19：一种系统，包括：晶体振荡器，用于生成具有第一频率的第一时钟；存储器；处理器，耦合到存储器；以及无线接口，用于允许处理器与另一设备通信，其中处理器包括：占空比校正(DCC)电路，用于接收第一时钟以生成校正了占空比误差的输出；以及倍增器电路，耦合到DCC电路的输出，其中倍增器电路生成具有比第一频率更高的第二频率的第二时钟，其中倍增器电路包括：延迟线，用于延迟DCC电路的输出并生成相移信号；以及比较器，用于比较DCC电路的输出和相移信号。
示例20：示例19所述的系统，包括锁相环，用于接收第二时钟作为参考时钟。
提供了摘要，将使读者能够确定技术公开的性质和要点。该摘要是在理解它将不被用于限制权利要求的范围或含义的情况下提交的。权利要求在此并入具体实施方式中，并且每项权利要求单独作为一个实施例。
Claims (25)
1.一种用于时钟倍频的装置，所述装置包括：
占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成基本上校正了占空比误差的输出；以及
倍增器电路，耦合到所述DCC电路的输出，其中，所述倍增器电路用于生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路包括：
延迟线，用于延迟所述DCC电路的输出并生成相移信号；以及
比较器，用于比较所述DCC电路的输出和所述相移信号。
2.根据权利要求1所述的装置，其中，所述延迟线是第一延迟线，其中，所述相移信号是第一相移信号，并且其中，所述倍增器电路包括第二延迟线，用于延迟所述第一相移信号并生成第二相移信号。
3.根据权利要求2所述的装置，其中，所述倍增器电路包括：
反相器，用于反转所述第二相移信号；以及
相位检测器，用于接收所述反相器的输出和所述DCC电路的输出。
4.根据权利要求3所述的装置，其中，所述倍增器电路包括有限状态机(FSM)，用于接收所述相位检测器的UP和Down信号，并生成一个或多个控件来根据所述UP和Down信号控制所述第一延迟线和所述第二延迟线的延迟。
5.根据权利要求4所述的装置，其中，所述比较器是第一比较器，并且其中，所述倍增器电路包括：
第三延迟线，用于延迟所述第一比较器的输出，并生成相对于所述DCC电路的输出的第三相移信号；以及
第二比较器，用于比较所述第一比较器的输出和所述第三相移信号。
6.根据权利要求5所述的装置，其中，所述一个或多个控件根据所述UP和Down信号来控制所述第三延迟线的延迟。
7.根据权利要求6所述的装置，包括偏置生成器，用于为所述第一延迟线、所述第二延迟线和所述第三延迟线生成偏置。
8.根据权利要求2所述的装置，其中，所述第一延迟线和所述第二延迟线具有基本上相同的延迟。
9.根据权利要求5所述的装置，其中，所述第三延迟线具有基本上为所述第一延迟线或所述第二延迟线的延迟的一半的延迟。
10.根据权利要求5所述的装置，其中，所述第一比较器和所述第二比较器包括XOR门或XNOR门。
11.根据权利要求5所述的装置，其中，所述第一延迟线、所述第二延迟线和所述第三延迟线包括一个或多个延迟级，其中，各个延迟级包括退化的n型或p型器件。
12.一种用于倍频的装置，所述装置包括：
占空比校正(DCC)电路，用于接收具有第一频率的第一时钟，以生成校正了占空比误差的输出；以及
倍增器电路，耦合到所述DCC电路的输出，其中，所述倍增器电路用于生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路不依赖锁相环。
13.根据权利要求12所述的装置，其中，所述倍增器电路包括：
延迟线，用于延迟所述DCC电路的输出，并生成基本上90度相移信号；以及
XOR门，用于比较所述DCC电路的输出和所述基本上90度相移信号。
14.根据权利要求13所述的装置，其中，所述延迟线是第一延迟线，并且其中，所述倍增器电路包括第二延迟线，用于延迟所述基本上90度相移信号，并生成基本上180度相移信号。
15.根据权利要求14所述的装置，其中，所述倍增器电路包括：
反相器，用于反转所述基本上180度相移信号；以及
相位频率检测器，用于接收所述反相器的输出和所述DCC电路的输出。
16.根据权利要求15所述的装置，其中，所述倍增器电路包括有限状态机(FSM)，用于从所述相位频率检测器接收相位误差并生成一个或多个比特来根据所述相位误差控制所述第一延迟线和所述第二延迟线的延迟。
17.根据权利要求16所述的装置，其中，所述XOR门是第一XOR门，并且其中，所述倍增器电路包括：
第三延迟线，用于延迟所述第一XOR门的输出，并生成相对于所述DCC电路的输出的基本上135度相移信号；以及
第二XOR门，用于比较所述第一XOR门的输出和所述基本上135度相移信号。
18.根据权利要求17所述的装置，其中：
所述一个或多个比特根据所述相位误差控制所述第三延迟线的延迟；
所述第一延迟线和所述第二延迟线具有基本上相同的延迟；以及
所述第三延迟线具有基本上为所述第一延迟线或所述第二延迟线的延迟的一半的延迟。
19.一种系统，包括：
晶体振荡器，用于生成具有第一频率的第一时钟；
存储器；
处理器，耦合到所述存储器；以及
无线接口，用于允许所述处理器与另一设备通信，其中，所述处理器包括根据权利要求1至11中任一项所述的装置。
20.一种系统，包括：
晶体振荡器，用于生成具有第一频率的第一时钟；
存储器；
处理器，耦合到所述存储器；以及
无线接口，用于允许所述处理器与另一设备通信，其中，所述处理器包括根据权利要求12至18中任一项所述的装置。
21.一种用于时钟倍频的方法，所述方法包括：
通过占空比校正(DCC)电路接收具有第一频率的第一时钟，以生成基本上校正了占空比误差的输出；以及
通过耦合到所述DCC电路的输出的倍增器电路生成具有比所述第一频率更高的第二频率的第二时钟，其中，所述倍增器电路包括：延迟线，用于延迟所述DCC电路的输出，并生成相移信号；以及比较器，用于比较所述DCC电路的输出和所述相移信号。
22.根据权利要求21所述的方法，其中，所述延迟线是第一延迟线，其中，所述相移信号是第一相移信号，并且其中，所述倍增器电路包括第二延迟线，用于延迟所述第一相移信号并生成第二相移信号。
23.根据权利要求22所述的方法，其中，所述倍增器电路包括：
反相器，用于反转所述第二相移信号；以及
相位检测器，用于接收所述反相器的输出和所述DCC电路的输出。
24.根据权利要求23所述的方法，包括：
通过所述倍增器电路的有限状态机来接收所述相位检测器的UP和Down信号；并且
生成一个或多个控件来根据所述UP和Down信号控制所述第一延迟线和所述第二延迟线的延迟。
25.根据权利要求24所述的方法，其中，所述比较器是第一比较器，并且其中，所述方法包括：
通过所述倍增器电路的第三延迟线来延迟所述第一比较器的输出；
生成相对于所述DCC电路的输出的第三相移信号；以及
通过第二比较器来比较所述第一比较器的输出和所述第三相移信号。
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