DE102020134682A1 - Niederleistungsvorrichtung und verfahren zur vervielfachung der frequenz eines takts - Google Patents

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Abstract

Eine Mehrfachrückkopplungsschaltung, die einen tastverhältniskorrigierten Referenztakt fREFvergleicht und eine Anzahl von identischen Verzögerungsleitungen steuert, um einen neuen Takt mit einer Frequenz, die ein Vielfaches (z. B. 2-faches, 4-faches usw.) der Frequenz von fREFist, mit einem Tastverhältnis (DC) von ungefähr 50 % zu erzeugen. Der neue Takt wird als Referenztakt für eine Phasenregelschleife (PLL) oder eine vervielfachende Verzögerungsregelschleife (MDLL) verwendet, was zu kürzeren Verriegelungszeiten für die PLL/ MDLL, einer höheren Bandbreite für die PLL/MDLL, und einem niedrigeren Langzeit-Ausgangstaktjitter führt. Die Mehrfachrückkopplungsschaltung kann außerdem als Niederleistungstaktgenerator verwendet werden.

Description

  • HINTERGRUND
  • Ein externer Kristall (XTAL) stellt eine Stammreferenztaktfrequenz für eine Phasenregelschleife (PLL - Phase Locked Loop) eines Prozessors bereit. Die Referenztaktfrequenz ist zwecks Leistungsverbrauch, Phasenrauschen und Kostenüberlegungen im Allgemeinen auf nicht mehr als 100 MHz beschränkt. Ein chipexterner XTAL von 38,4 MHz wird über viele Computerplattformen weitgehend akzeptiert. Für jede der PLLs des Prozessors legt ihre Eingangsreferenztaktfrequenz (fREF) ihre maximale stabile Schleifenbandbreite (ungefähr 10 % von fREF) fest. Je höher die PLL-Bandbreite ist, umso kürzer ist die Einschwing- und/oder Verriegelungszeit und umso niedriger ist der Langzeitjitter des PLL-Ausgangstakts. Die niedrige Stammreferenztaktfrequenz führt jedoch zu einer niedrigeren PLL-Bandbreite. Eine niedrigere PLL-Bandbreite filtert weniger PLL-Oszillatorrauschen und verlängert die PLL-Verriegelungs- und/oder Einschwingzeit. Für eine gegebene PLL-Ausgangsfrequenz erhöht eine niedrige fREF das Rückkopplungsteilerverhältnis (N), wodurch 1) das Rauschen eines Phasenfrequenzdetektors (PFD) und einer Ladungspumpe der PLL erhöht wird, und 2) ein Quantisierungsrauschen eines Teilers der PLL aufgrund von Rauschen erhöht wird, das durch einen Delta-Sigma-Modulator im Fractional-N-Modus des Teilers eingeführt wird. Eine niedrigere fREF führt in Anbetracht eines festen Mindestladungspumpenstroms in der Ladungspumpe der PLL außerdem zu einer höheren Kapazität des Schleifenfilters und seiner Layoutfläche.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden besser verständlich aus der folgenden ausführlichen Beschreibung und den beiliegenden Zeichnungen von verschiedenen Ausführungsformen der Offenbarung, die jedoch nicht so zu auszulegen sind, dass sie die Offenbarung auf die spezifischen Ausführungsformen beschränken, sondern lediglich der Erläuterung und dem besseren Verständnis dienen.
    • 1 veranschaulicht eine vereinfachte Taktungsarchitektur mit einem Vervielfacher zum Erhöhen einer Stammreferenztaktfrequenz für eine erste Phasenregelschleife (PLL) gemäß einigen Ausführungsformen.
    • 2A-B veranschaulichen einen Baustein des Vervielfachers bzw. ein zugehöriges Zeitdiagramm gemäß einigen Ausführungsformen.
    • 3 veranschaulicht ein Zeitdiagramm, das einen Referenztakt mit einem Fehler eines Tastverhältnisses (DC - Duty Cycle) und seine Auswirkung auf seine 2-fache Frequenzausgabe darstellt.
    • 4A-B veranschaulichen eine schematische Übersichtsdarstellung des Vervielfachers bzw. ein zugehöriges Zeitdiagramm gemäß einigen Ausführungsformen.
    • 5 veranschaulicht eine schematische Darstellung des Vervielfachers gemäß einigen Ausführungsformen.
    • 6A-B veranschaulichen ein vereinfachtes Diagramm einer verzögerungsregelschleifenähnlichen (DLL - Delay Locked Loop) Rückkopplungsschleife bzw. ein zugehöriges Zeitdiagramm gemäß einigen Ausführungsformen.
    • 7A-C veranschaulichen einen gemeinsamen Baustein für einen Vorspannungsgenerator und Verzögerungsleitungen, eine Vorspannungserzeugungsschaltung bzw. eine Verzögerungsleitungskonfiguration gemäß einigen Ausführungsformen.
    • 8 veranschaulicht einen abstimmbaren Komplextransistor zur Verwendung in einer der Schaltungen von 7A-C gemäß einigen Ausführungsformen.
    • 9 veranschaulicht ein intelligentes Gerät oder ein Computersystem oder einen Systemchip (SoC - System-on-Chip) mit einem Vervielfacher zum Erhöhen einer Stammreferenztaktfrequenz gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine Integer-N-PLL kann zwischen eine erste PLL eines Prozessors und den Quarzkristall eingeführt sein, um eine XTAL-Frequenz in eine höhere fREF für eine folgende Fractional-N-PLL umzusetzen. In diesem Fall sind jedoch die Kompromisse zwischen Gesamt-Leistung, -Fläche und -Jitter für gewöhnlich kompliziert. Zum Beispiel verbraucht ein Kaskadieren von zwei PLLs, wobei die Integer-N-PLL eine 50-MHz-fREF unter Verwendung von Referenzinjektionsverriegelung in 800 MHz umsetzt, und die Bandbreite der nachfolgenden Fractional-N-Schleife auf 1 MHz oder 1/800-mal ihre Eingangsreferenz festgelegt ist, insgesamt 14,2 mW für einen 3-GHz-Ausgang mit einem integrierten Subpikosekunden-Effektivwert- bzw. -RMS-Jitter (RMS - Root Mean Square) und eine Fläche von 0,5 mm2 in einem 130-nm-Knoten einer Prozesstechnik komplementärer Metalloxid-Halbleiter (CMOS - Complementary Metal Oxide Semiconductor). Daher führt ein Einfügen eines anderen Frequenzsynthesizers, zum Beispiel einer PLL, zwischen der ersten PLL und dem Quarzkristall zu zusätzlichen Kosten hinsichtlich seiner Leistung, Fläche, Verriegelungszeit, Einschwingzeit und selbst eingeführten Jitters für die Taktsynthese. Hierbei bezieht sich Integer-N-PLL auf eine PLL mit einem ganzzahligen Teilerverhältnis, während Fractional-PLL sich auf eine PLL mit einem gebrochenen Teilerverhältnis bezieht.
  • Für PLLs des gleichen geistigen Eigentums (IP - Intellectual Property), die eine minimale individuelle Konfigurationsänderung unter ihnen wünschen, können Architekten den größten gemeinsamen Teiler verschiedener fREF als Ersatz für die interne fREF in der Rückkopplungsschleife verwenden. Wenn zum Beispiel eine erste PLL und eine parallele zweite PLL eine Eingabe von 133,33 MHz bzw. 100 MHz nehmen, können die beiden Eingaben auf 33.33 MHz als gemeinsamer Eingangsreferenztakt nach dem Teiler heruntergeteilt werden. Dies senkt die interne Referenztaktrate um das 4- bzw. 3-fache. Es ist daher wünschenswert, über eine einfache Schaltung zu verfügen, welche die interne fREF verdoppelt oder vervierfacht, um den zuvor beschriebenen Mangel auszugleichen.
  • Einige Ausführungsformen beschreiben eine Mehrfachrückkopplungsschaltung, die einen tastverhältniskorrigierten Referenztakt fREF vergleicht und eine Anzahl von identischen Verzögerungsleitungen steuert, um einen neuen Takt mit einer Frequenz zu erzeugen, die ein Vielfaches (z. B. 2-faches, 4-faches usw.) der Frequenz von fREF mit einem Tastverhältnis (DC) von ungefähr 50 % ist. Der neue Takt wird als Referenztakt für die erste PLL oder eine vervielfachende Verzögerungsregelschleife (MDLL - Multiplying Delay Locked Loop) verwendet und führt zu kürzeren Verriegelungszeiten für die PLL oder die vervielfachende Verzögerungsregelschleife (MDLL), einer höheren Bandbreite für die PLL bzw. die MDLL, und einem niedrigeren Langzeit-Ausgangstaktjitter. Die Mehrfachrückkopplungsschaltung kann außerdem als Niederleistungstaktgenerator verwendet werden. Ein Verdoppeln von fREF kann das PLL-Inband-Rauschen für einen Delta-Sigma-Modulator (DSM) erster Ordnung um 6 dB und zum Beispiel für einen DSM höherer Ordnung um noch mehr reduzieren. Andere technische Wirkungen sind aus den verschiedenen Ausführungsformen und Figuren ersichtlich.
  • In der folgenden Beschreibung werden zahlreiche Einzelheiten erörtert, um eine umfassendere Erläuterung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Für Fachleute ist jedoch zu erkennen, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese spezifischen Einzelheiten realisiert werden können. In anderen Fällen sind allgemein bekannte Strukturen und Einrichtungen in Blockdiagrammform dargestellt statt im Detail, um die Ausführungsformen der vorliegenden Offenbarung besser verständlich zu machen.
  • Es ist zu erwähnen, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können stärkerer sein, um Mehrkomponenten-Signalwege anzuzeigen, und/oder Pfeile an einem oder mehreren Enden aufweisen, um die Hauptinformationsflussrichtung anzuzeigen. Solche Darstellungen sollen nicht einschränkend sein. Vielmehr können die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen zum Vermitteln eines besseren Verständnisses einer Schaltung oder einer logischen Einheit verwendet werden. Jedes dargestellte Signal, wie durch Designanforderungen oder -präferenzen vorgeschrieben, kann in Wirklichkeit ein oder mehrere Signale umfassen, die sich in jeder Richtung bewegen können, und es kann mit jedem geeigneten Signalschematyp implementiert sein.
  • Die gesamte Spezifikation hindurch sowie in den Ansprüchen bezieht sich der Begriff „verbunden“ auf eine direkte Verbindung, wie beispielsweise elektrische, mechanische oder magnetische Verbindung zwischen den verbundenen Dingen ohne jegliche Einrichtungen dazwischen.
  • Der Begriff „gekoppelt“ bezieht sich auf eine direkte oder indirekte Verbindung, wie beispielsweise auf eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den verbundenen Dingen oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive Zwischeneinrichtungen.
  • Der Begriff „benachbart“ hierin bezieht sich im Allgemeinen auf eine Position eines Elements, das in der Nähe eines anderen Elements (z. B. unmittelbar daneben oder dicht dabei mit einem oder mehreren Elementen dazwischen) ist oder daran angrenzt (z. B. daran anstößt).
  • Die Begriffe „Schaltung“ oder „Modul“ können sich auf sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die so angeordnet sind, dass sie miteinander zusammenwirken, um eine gewünschte Funktion bereitzustellen.
  • Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „eine“ und „der, die, das“ umfasst Mehrzahlreferenzen. Die Bedeutung von „in“ umfasst „in“ und „auf, an“.
  • Der Begriff „analoges Signal“ hierin bezieht sich im Allgemeinen auf jedes kontinuierliche Signal, für welches das zeitabhängige Merkmal (die zeitabhängige Variable) des Signals eine Darstellung irgendeiner anderen zeitabhängigen Größe, d. h. analog zu einem anderen zeitabhängigen Signal ist.
  • Der Begriff „digitales Signal“ ist ein physikalisches Signal, das eine Darstellung einer Folge von diskreten Werten (eines quantifizierten zeitdiskreten Signals), zum Beispiel eines beliebigen Bitstroms oder eines digitalisierten (abgetasteten und analogdigital-umgesetzten) analogen Signals ist.
  • Der Begriff „Skalieren“ bezieht sich im Allgemeinen auf das Umsetzen eines Designs (Schemas und Layouts) von einer Prozesstechnologie in eine andere Prozesstechnologie und kann anschließend zu einer verkleinerten Layoutfläche führen. In einigen Fällen bezieht sich „Skalieren“ auch auf ein Vergrößern eines Designs von einer Prozesstechnologie in eine andere Prozesstechnologie und kann anschließend zu einer vergrößerten Layoutfläche führen. Der Begriff „Skalieren“ bezieht sich auch auf ein Verkleinern oder Vergrößern von Layout und Bauelementen innerhalb des gleichen Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf ein Justieren (z. B. Verlangsamen oder Beschleunigen - d. h. Herab- bzw. Heraufsetzen) einer Signalfrequenz in Bezug auf einen anderen Parameter, zum Beispiel Leistungsversorgungspegel, beziehen. Die Begriffe „im Wesentlichen“, „bei“, „ungefähr“, „nahe“ und „etwa“ sind im Allgemeinen so zu verstehen, dass sie innerhalb von +/- 10 % eines Zielwerts liegen.
  • Sofern nicht anders angegeben, zeigt die Verwendung der Ordinalzahlen „erste/r/s“, „zweite/r/s“, „dritte/r/s“ usw. zum Beschreiben eines gemeinsamen Objekts lediglich an, dass auf verschiedene Instanzen von ähnlichen Objekten Bezug genommen wird, und soll nicht bedeuten, dass die auf diese Weise beschriebenen Objekte in einer bestimmten zeitlichen, räumlichen, rangmäßigen oder irgendeiner anderen Reihenfolge sind.
  • Für die Zwecke der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und dergleichen werden in der Beschreibung und in den Ansprüchen zu Beschreibungszwecken, wenn überhaupt, und nicht unbedingt zum Beschreiben dauerhafter relativer Positionen verwendet.
  • Es ist zu erwähnen, dass jene Elemente der Figuren, welche die gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente einer anderen Figur aufweisen, in einer ähnlichen wie der beschriebenen Weise wirken oder funktionieren können aber nicht darauf beschränkt sind.
  • Für die Zwecke der Ausführungsformen sind die Transistoren in verschiedenen Schaltungen und Logikblöcken, die hierin beschrieben werden, Metalloxid-Halbleiter-(MOS-)Transistoren und ihre Weiterentwicklungen, wobei die MOS-Transistoren Drain-, Source-, Gate- und Bulk-Anschlüsse umfassen. Die Weiterentwicklungen der Transistoren und/oder der MOS-Transistoren umfassen außerdem Tri-Gate- und FinFet-Transistoren, Gate-All-Around-Cylindrical-Transistoren, Tunnel-FETs (TFET), Quadratdraht- oder Rechteckband-Transistoren, ferroelektrische FETs (FeFET) oder andere Bauelemente umfassen, welche Transistorfunktionalität implementieren, wie beispielsweise Kohlenstoff-Nanoröhrchen oder Spintronik-Bauelemente. Symmetrische MOSFET-Source- und -Drain-Anschlüsse können identische Anschlüsse sein und werden hierin austauschbar verwendet. Andererseits weist ein TFET-Bauelement asymmetrische Source- und Drain-Anschlüsse auf. Für den Fachmann ist zu erkennen, dass auch andere Transistoren, wie beispielsweise bipolare Sperrschichttransistoren (BJT-PNP/NPN), BiCMOS, CMOS usw., verwendet werden können, ohne vom Schutzbereich der Offenbarung abzuweichen.
  • 1 veranschaulicht eine vereinfachte Taktungsarchitektur 100 mit einem Vervielfacher zum Erhöhen einer Stammreferenztaktfrequenz für eine erste Phasenregelschleife (PLL) gemäß einigen Ausführungsformen. Die Architektur 100 umfasst einen Kristalloszillator 101 (z. B. einen Quarzoszillator), einen Vervielfacher 102 und eine erste PLL 103, gefolgt von mehreren PLLs, welche die PLLs 104, 105, 106 und 107 umfassen. Obwohl hier vier PLLs dargestellt sind, kann jede Anzahl von PLLs in jeder Konfiguration in einem Prozessor organisiert sein, um den Taktungsbedarf des Prozessors zu decken.
  • In diesem Beispiel wird der erste PLL 103 als BCLK-PLL bezeichnet, der die vervielfachte Stammreferenztaktfrequenz FREF empfängt und einen Referenztakt mit einer höheren Frequenz für die Haupt-PLL 104 bereitstellt. Die Ausgabe der Haupt-PLL 104 wird dann als Referenztakt für nachfolgende PLLs verwendet, die eine Prozessorkern-PLL 105, eine Grafikeinheit-PLL 106 und eine Eingabe-/Ausgabe-(E-/A-)PLL 107 umfassen. In verschiedenen Ausführungsformen empfängt der Vervielfacher 102 den Ausgangstakt fXTAL des Kristalloszillators 101 und vervielfacht ihn um das 2-fache, 4-fache usw. als Stammreferenztakt fREF. In verschiedenen Ausführungsformen umfasst der Vervielfacher 102 eine Mehrfachrückkopplungsschaltung, die einen taktverhältniskorrigierten Referenztakt fREF vergleicht und eine Anzahl von identischen Verzögerungsleitung steuert, um einen neuen Takt mit einer Frequenz zu erzeugen, die ein Vielfaches (z. B. 2-faches, 4-faches usw.) der Frequenz von fREF mit einem Tastverhältnis (DC) von ungefähr 50 % ist.
  • Der Vervielfacher 102 umfasst eine Schaltung zur Tastverhältniskorrektur (DCC - Duty Cycle Correction) an seinem Eingang, um das Tastverhältnis des Takts fXTAL auf 50 % oder im Wesentlichen 50 % zu korrigieren. Die DCC-Schaltung empfängt einen ersten Takt fXTAL mit einer Frequenz, um eine Ausgabe zu erzeugen, die im Wesentlichen tastverhältnisfehlerkorrigiert ist. Die Ausgabe der DCC wird durch ein erstes XOR-(oder XNOR-)Gatter (oder einen ersten digitalen Komparator) zusammen mit einer verzögerten Version der Ausgabe der DCC verglichen. Die verzögerte Version ist eine um 90 Grad phasenverschobene Ausgabe der DCC. Die verzögerte Version der Ausgabe der DCC wird durch eine erste justierbare oder abstimmbare Verzögerungsleitung erzeugt.
  • Eine zweite Verzögerungsleitung nimmt die Ausgabe der ersten justierbaren oder abstimmbaren Verzögerungsleitung und erzeugt eine andere verzögerte Version, die um 90 Grad (oder im Wesentlichen um 90 Grad) phasenverschoben ist, wodurch eine um 180 Grad (oder im Wesentlichen um 180 Grad) phasenverschobene Ausgabe in Bezug auf die Phase der Ausgabe der DCC produziert wird. Eine dritte justierbare Verzögerungsleitung verzögert die Ausgabe des ersten XOR-Gatters, um eine Ausgabe zu erzeugen, die um 135 Grad (oder im Wesentlichen um 135 Grad) phasenverschoben in Bezug auf die Ausgabe der DCC ist. Ein zweites XOR-(oder XNOR-)Gatter (oder ein zweiter digitaler Komparator) vergleicht die Ausgabe des ersten XOR-Gatters und die Ausgabe der dritten abstimmbaren Verzögerungsleitung, um einen Takt fREF zu erzeugen, der viermal die Frequenz des Takts fxTAL beträgt.
  • Eine invertierte Version der um 180 Grad phasenverschobenen Ausgabe (z. B. eine um 360 Grad phasenverschobene Ausgabe) und die Ausgabe der DCC werden durch einen Phasenfrequenzdetektor verglichen, der UP oder DN (Down) erzeugt, um die Phasenbeziehung zwischen den beiden Eingabe des PFDs anzuzeigen. Die UP- und/oder DN-Signale vom PFD werden verwendet, um die Verzögerungseinstellung der ersten, der zweiten und der dritten abstimmbaren Verzögerungsleitung zum Verbessern des Tastverhältnisfehlers zu justieren. In verschiedenen Ausführungsformen umfasst der Vervielfacher 102 (oder die Vervielfacherschaltungsanordnung 102) eine endliche Zustandsmaschine (FSM - Finite State Machine) zum Empfangen eines Phasenfehlers vom Phasenfrequenzdetektor und zum Erzeugen eines oder mehrerer Bits, um Verzögerungen der ersten und der zweiten Verzögerungsleitung (und/oder der dritten Verzögerungsleitung) gemäß dem Phasenfehler zu steuern.
  • 2A-B veranschaulichen einen Baustein 200 des Vervielfachers 102 bzw. ein zugehöriges Zeitdiagramm gemäß einigen Ausführungsformen. Der Baustein 200 des Vervielfachers 102 umfasst eine erste abstimmbare Verzögerungsleitung 201, ein erstes XOR-Gatter 202, eine zweite abstimmbare Verzögerungsleitung 203 und ein zweites XOR-Gatter 204 (oder eine Vergleichslogik), die gekoppelt sind, wie dargestellt. In diesem Beispiel umfasst die erste abstimmbare Verzögerungsleitung 201 zwei Verzögerungszellen, wobei jede Verzögerungszelle eine Verzögerung TD aufweist, während die zweite abstimmbare Verzögerungsleitung 203 eine Verzögerungszelle umfasst. Entsprechend ist eine Verzögerung der zweiten abstimmbaren Verzögerungsleitung 203 die Hälfte (oder im Wesentlichen die Hälfte) der Gesamtverzögerung der ersten abstimmbaren Verzögerungsleitung 201.
  • Wenn jede TD eine 45°-Phase (oder im Wesentlichen 45-Grad-Phase) in Bezug auf den Referenztakt fREF, der ein Tastverhältnis 50 % (oder im Wesentlichen ein Tastverhältnis von 50 %) aufweist, hinzufügt, dann verdoppeln bzw. vervierfachen die XORs 202 bzw. 204 den fREF. In einigen Ausführungsformen kann der Takt fREF mit einem Tastverhältnis von 50 % unter Verwendung einer Tastverhältniskorrektur-Schaltungsanordnung (DCC) erreicht werden. In einigen Ausführungsformen wird eine DCC auch auf den Ausgang des Kristalloszillators 101 angewendet, der zum Beispiel einen 40-MHz-Referenztakt FXTAL bereitstellt. Ein Grund für das Hinzufügen der DCC am Eingang des Vervielfachers 102 liegt darin, dass, wenn ein Fehler eines Eingangstastverhältnisses (DC) vorliegt, ein Frequenzverdoppler zwei verschiedene Perioden pro Eingangsreferenztaktzyklus produzieren kann, wie in 3 veranschaulicht. 3 veranschaulicht ein Zeitdiagramm 300, das einen Referenztakt mit einem DC-Fehler und seine Auswirkung auf seine 2-fache Ausgabe darstellt. Diese beiden verschiedenen Perioden pro Eingangsreferenztaktzyklus verursachen zwei Frequenzspurs um den fREF im Phasenrauschen und Ausgangsfrequenzspektrum. Obwohl die Spurs durch eine folgende PLL 103 unterdrückt werden, ist es wünschenswert, die Spurs zu minimieren. Mit einer vorne installierten DCC behandelt der Vervielfacher 102 daher, wie die TD für +45° über Prozess-, Spannungs- und Temperaturänderungen von (PVT - Process, Voltage, and Temperature) abgestimmt werden soll. Das Zeitdiagramm 220 veranschaulicht Wellenformen an Knoten mit einer Verzögerung TD. Hierbei bedeutet D90/D135 das Hinzufügen einer Phasenverzögerung von 90° bzw. 135° in Bezug auf den fREF.
  • 4A-B veranschaulichen eine schematische Übersichtsdarstellung 400 des Vervielfachers 102 bzw. ein zugehöriges Zeitdiagramm 420 gemäß einigen Ausführungsformen. Im Vergleich zum vereinfachten Baustein 200 von 2A ist hier eine DCC 401 am Ausgang des Kristalloszillators 101 hinzugefügt, eine zusätzliche abstimmbare Verzögerungsleitung 402 mit einer Verzögerung 2 TD ist am Ausgang der ersten abstimmbaren Verzögerungsleitung 201 hinzugefügt, ein Inverter 403 ist am Ausgang einer Verzögerungsleitung 402 (auch als zweite zusätzliche abstimmbare Verzögerungsleitung 402 bezeichnet) hinzugefügt, ein PFD 404 am Ausgang des Inverters 403 und dem Ausgang der DCC 401, eine digitale Abstimm-Rückkopplungsschaltungsanordnung 405 am Ausgang des PFDs 404 und einer DLL-ähnlichen Rückkopplungsschaltungsanordnung 406. Die abstimmbare Verzögerungsleitung 402 weist die gleiche Verzögerung (oder im Wesentlichen gleiche Verzögerung) wie die Verzögerungsleitung 201 auf. In einigen Ausführungsformen umfassen die abstimmbare erste Verzögerungsleitung 201, die zweite Verzögerungsleitung 403 und die dritte Verzögerungsleitung 203 eine oder mehrere Verzögerungsstufen, wobei eine einzelne Verzögerungsstufe n- oder p-Gegenkopplungsbauelemente umfasst.
  • Die Eingabe fXTAL wird durch die DCC 401 justiert, um einen fREF1 mit einem Tastverhältnis von 50 % zu erhalten. Dann sind zwei Rückkopplungsschleifen 405 und 406 zur Handhabung der 45°-Abstimmmung der TD eingeführt. Diese beiden Rückkopplungsschleifen sind die digitale Abstimm-Rückkopplungsschaltungsanordnung 405 und die DDL-ähnliche Feinabstimmungsrückkopplung 406. Die Schleife mit der Schaltungsanordnung stimmt 406 stimmt eine fREFx2-Wellenform auf ein Tastverhältnis von 50 % (oder ein Tastverhältnis von im Wesentlichen 50 %) ab. Diese Schleife kann sich des Tastverhältnisfehlers nicht bewusst sein. Wenn der Tastverhältnisfehler bei fREFx2 eine bestimmte Schwelle im stationären Zustand überschreitet, erkennt die Schleife mit der Schaltungsanordnung 405, die im Hintergrund mit einem niedrigen Aktivitätsfaktor läuft, den Tastverhältnisfehler und korrigiert ihn. Um den Tastverhältnisfehler zu erkennen, vergleicht die Schleife mit der Schaltungsanordnung 405 fREF1 und D180b (die ein Kehrwert von D180 ist und D360 entspricht). D180b wird durch Addieren von 2 TD (= D180) zu D90 und anschließendes Invertieren der Ausgabe von D180 durch den Inverter 403 erzeugt.
  • Wie im Zeitdiagramm 420 dargestellt, prüft der Phasen-/Frequenzvergleich durch den PFD 404, wie weit die abfallende Flanke von D180 von der ansteigenden Flanke von fREF1 pro 1/fREF1-Zyklus als Phasenfehler (PE - Phase Error) entfernt ist. Der PE enthält nicht nur den Betrag der Tastverhältnisabweichung, sondern auch das Vorzeichen des Tastverhältnisfehlers bei fREFx2. Um diesen Tastverhältnisfehler zu korrigieren, kann eine FSM (nicht dargestellt) die Anzahl von aktiven Transistoren innerhalb der TD-Verzögerungsstufen 201, 402 und 203 gemäß den UP- und DN-Signalen des PFDs erhöhen. Durch die beiden Rückkopplungsschleifen (welche die digitale Abstimm-Rückkopplungsschaltungsanordnung 405 und DLL-ähnliche Rückkopplung 406 umfassen), welche die TD steuern, erreichen beide Takte bei fREFx2 und fREFx4 einen sehr niedrigen DC-Fehler (z. B. von im Wesentlichen null) im stationären Zustand.
  • In Abhängigkeit von der Toleranz von Referenzspurs um fREF und fREFx2 sowie der Auflösung der digitalen Abstimmschleife mit der Schaltungsanordnung 405, können gemäß einigen Ausführungsformen die Schaltungsanordnung 405 und ihre zugehörige Rückkopplungsschleife selbst ausreichen, um Tastverhältnisfehler ohne die Schaltungsanordnung 406 und ihre zugehörige DLL-ähnliche Rückkopplungsschleife zu korrigieren. In einigen Ausführungsformen können anstelle der Schaltungsanordnung 405 und ihrer digitalen Abstimmrückkopplungsschleife die Schaltungsanordnung 406 und ihre digitale Abstimmrückkopplungsschleife und eine andere DCC bei fREFx2 zum Beheben von DC-Fehlern für fREFx4 genügen.
  • 5 veranschaulicht eine schematische Darstellung 500 des Vervielfachers 102 gemäß einigen Ausführungsformen. Die schematische Darstellung 500 veranschaulicht Verzögerungen der beiden Rückkopplungsschleifen, welche die Schaltungen 405 und 406 umfassen. Das XNOR-Gatter 202 vergleicht fREF1 und seine um 2 TD verzögerte Version, um einen 2-fachen fREF bei fREFx2 zu erzeugen. In verschiedenen Ausführungsformen steuert eine spannungsgesteuerte Verzögerungsleitung 201, die auch digital programmierbar ist, den Betrag von TD. In verschiedenen Ausführungsformen weist jede spannungsgesteuerte Verzögerungsleitung 201, 402 und 203 spannungsgesteuerte Ports und digital programmierbare Schalter auf, die durch die Ausgaben der Schaltungsanordnung 405 und/oder der Schaltungsanordnung 406 gesteuert werden.
  • Die zwei gestrichelten Linien bilden die beiden Rückkopplungsschleifen. Eine der gestrichelten Linien ist eine DLL-ähnliche Rückkopplung, die (i) das XNOR-Gatter 202; (ii) einen großen Inverter 406a; (iii) ein Master-Slave-Abtastfilter (MSSF) 406c, das eine nahezu flache Steuerspannung VCTL erzeugt (die ein oder mehrere n-Gegenkopplungsbauelemente in den Verzögerungsleitungen 201, 402 und 203 vorspannt); (iv) einen PMOS-Vorspannungsgenerator VBP 501 (der eine oder mehrere p-Gegenkopplungsbauelemente in den Verzögerungsleitungen 201, 402 und 203 vorspannt); und (v) zwei TD in Reihe 201. Diese „DLL-ähnlich“ genannte Rückkopplung umfasst einen Phasendetektor PD und verwendet ein XOR oder XNOR 202 plus Inverter Invl 406a, ein Schleifenfilter (MSSF) 406c und eine Verzögerungsleitung (2 TD in Reihe).
  • Die andere der gestrichelten Linien ist eine digitale Abstimmrückkopplung, die eine FSM (endliche Zustandsmaschine) 405 umfasst, die einen Zähler/Logik 405a, eine Verzögerungsabstimmungslogik 405b, einen UP-/DN-Vorzeichendetektor 405c und einen Zeit-Digital-Wandler (TDC - Time-To-Digital Converter) 405d umfasst. In einigen Ausführungsformen stimmen die Logik und der Zähler 405a die Verzögerungselemente (z. B. die Verzögerungsleitungen 201, 402 und 203) basierend auf einem mittleren PE über mehrere Referenzzyklen von fREF1 ab. Der Zähler 405a suggeriert einen Niederfrequenzpol in dieser Schleife. In einigen Ausführungsformen bestimmt die Verzögerungsabstimmlogik 405b, um wie viel die Verzögerung von jeder Verzögerungsleitung 201, 402 und 203 erhöht oder reduziert werden soll. In einigen Ausführungsformen handelt es sich bei dem UP/DN-Vorzeichendetektor 405c um eine Fehlervorzeichendetektion, die bestimmt, ob der Zähler/die Logik 405a UP- oder DN-zählen sollte. In einigen Ausführungsformen digitalisiert der TDC 405d den PE zu einem digitalen Wort (z. B. einer Multibit-Signatur).
  • In einigen Ausführungsformen ist der Inverter Invl 406a so bemessen, dass er einen niedrigen Pull-Up- und Pull-Down-Widerstand während eines Ausgangsschaltens aufweist. Daher werden am Knoten X Lade- und Entladezeitkonstanten des Inverters Invl 406a weitgehend angepasst, da sie durch Rchg (z. B. 25 kΩ) mal Cchg (z. B. 270 fF) bestimmt werden. Folglich fügt die Fehlanpassung/Änderung des N-P-Verhältnisses zwischen den großen n- und p-Bauelement(en) innerhalb des Invl 406a lediglich eine minimale Differenz hinzu. Alternativ kann in einigen Ausführungsformen eine Ladungspumpe (CP - Charge Pump) mit angepassten UP- und DN-Strömen den Invl 406a, den Lade-/Entladeknoten X ersetzen, wenn der Pegel von fREFx2 HIGH bzw. LOW ist.
  • In einigen Ausführungsformen weist das MSSF 406c seinen internen Knoten Y zum Verfolgen von Spannung an X auf, wenn die fREF1-Wellenform HIGH ist, und gibt die Spannung des letzten Moments an Y an VCTL weiter bzw. teilt sie damit, wenn die fREF1-Wellenform durch die Schalter S1 bzw. S2, die durch den fREF1 und seinen Kehrwert durch den Inverter 406b gesteuert werden, von HIGH auf LOW wechselt. Als Ergebnis von MSSF 406a kann VCTL im stationären Zustand unbedeutende Welligkeiten aufweisen. Hierbei ist M der Teiler der Kapazität am Knoten Y auf die Kapazität am Knoten VCTL, wobei M typischerweise größer als 10 ist.
  • 6A-B veranschaulicht ein vereinfachtes Diagramm 600 einer verzögerungsregelschleifenähnlichen (DLL - Delay Locked Loop) Rückkopplungsschleife bzw. ein zugehöriges Zeitdiagramm 620 gemäß einigen Ausführungsformen. Die DLL-ähnliche Rückkopplung kann so vereinfacht werden, wie in 6A-B dargestellt, während die Wellenformen, die eine Ladungspumpe verwenden, im Zeitdiagramm 620 veranschaulicht ist. Der Tastverhältnisfehler von REFX2 führt zu unterschiedlicher Lade- und Entladedauer. Das Zeitdiagramm 620 veranschaulicht, wie VCTL sich einschwingt und wie das fREFx2-Tastverhältnis zu 50 % konvergiert. Hierbei ist Y die interne Spannung von MSSF 406c.
  • 7A-C veranschaulichen einen Baustein 700 für einen Vorspannungsgenerator 720 bzw. eine Verzögerungsleitung 730 gemäß einigen Ausführungsformen. Die Verzögerungsleitungen 201, 402 und 203 und der VBP 501 können die Topologie wie 730, die von 700 abgeleitet ist und p-Transistoren MP1 und MP2 sowie n-Transistoren MN1 und MN2, die gekoppelt sind, wie dargestellt, gemeinsam nutzen. 7B stellt den VBP 501 dar, der den Transistor MN2 als Stromquelle verwendet und VPBIAS erzeugt. 7C stellt dar, wie die Verzögerungsleitungen 201, 402 und/oder 203 aufgebaut sind. Die Spannungsschwankung in der Verzögerungsleitung ist gemäß einigen Ausführungsformen von Schiene zu Schiene. Die Gegenkopplungstransistoren (MN2 und MP2) verbessern die Versorgungsrauschunterdrückung und reduzieren die 1/f-Rauschwirkung.
  • 8 veranschaulicht einen abstimmbaren Komplextransistor 800 zur Verwendung in einer der Schaltungen von 7A-C gemäß einigen Ausführungsformen. Für das digitale Abstimmen im Baustein ist eine Ausführungsform in 8 für den p-Bauelementteil veranschaulicht, wobei der Transistor MP2 ein Komplex anstelle eines einzigen Transistors ist. Dies ermöglicht eine Aktivierung verschiedener Kombinationen von MP2a, MP2b und MP2c durch enb = LOW und incb< 2:0> zum Gegenkoppeln von MP2d, dessen Gate bei VPBIAS vorgespannt ist. Die Transistoren MP2a, MP2b und MP2c können eine unterschiedliche Stapelung und/oder verschiedene Diffusionsgitter parallel aufweisen. Obwohl ein Komplextransistor für MP2 dargestellt ist, kann dasselbe für das n-Bauelement MN2 erreicht werden. In einigen Ausführungsformen kann das n-Pendant AND-Gatter anstelle der OR-Gatter verwenden, die Eingabe enb wird en (d. h. „aktivieren“), und die Eingabe incb<2:0> wird inc<2:0>.
  • Tabelle 1 fasst den Stromverbrauch des Referenzfrequenzvervierfachers (z. B. Vervielfacher 102) von 147 µA und 186 µA unter einer Versorgungsspannung von 0,8 V bei Kälte (-40 °C) bzw. Wärme (125 °C) mit den 5 TD, der 2-fachen und der 4-fachen Ausgabe, dem PFD 404, aber ohne die FSM 405 zusammen, die im Hintergrund ausgeführt wird und eine geringe Aktivität aufweist. Tabelle 1
    Ecke Temperatur (°C) Strom (A) normalisiert 2-fach (Hz) 4-fach (Hz)
    Nominal -40 1 µ 76,8 M 153,6 M
    Nominal 125 1,26 µ 76,8 M 153,6 M
  • Tabelle 2 vergleicht die geschätzte Fläche und den geschätzten Stromverbrauch der Vervielfacherschaltung 102 gegenüber einer digitalen Induktor-Kondensator-(LC-)-Steuer-PLL (DLCPLL) und einer PLL mit niedrigem Jitter (LJPLL) in einem Knoten fortschrittlicher CMOS-Prozesstechnik. Tabelle 2
    DLCPLL LJPLL Vervielfacher (102)
    Fläche (µm2) 44.460 15.350 1200
    Strom (mA) 15 1,8 0,35
  • Hierbei verwendet die LJPLL eine 38,4-MHz-Referenz vom Kristalloszillator 101, führt einen Integer-N-Modus für niedriges Phasenrauschen aus, weist einen VCO bei 2,4 GHz auf und gibt 100 MHz aus, was einen 2,6-fachen fREF (als 100/38,4) ergibt. Der Ausgangsjitter der LJPLL kann sich verringern, wenn ihr VCO auf eine höhere Frequenz oder einen höheren Strom, aber nicht auf eine so niedrige Frequenz wie die Frequenz des verzögerungsleitungsbasierten Vervielfachers 102 gesetzt wird. Der Stromverbrauch des Vierfach-Vervielfachers 102 umfasst die vordere DCC (Tastverhältniskorrektur) 401 und die FSM 405 (mit TDC, PFD, Zähler usw.) mit einem niedrigen Aktivitätsfaktor. Der Vierfach-Vervielfacher 102 kann Teil eines PLL-IPs sein.
  • 9 veranschaulicht ein intelligentes Gerät oder ein Computersystem oder einen Systemchip (SoC - System-on-Chip) mit einem Vervielfacher zum Erhöhen einer Stammreferenztaktfrequenz gemäß einigen Ausführungsformen. Es ist zu erwähnen, dass die Elemente von 9 mit den gleichen Bezugszeichen (oder Bezeichnungen) wie die Elemente in irgendeiner anderen Figur auf eine ähnliche Art und Weise wie die beschriebene arbeiten oder funktionieren können, aber nicht darauf beschränkt sind. Jeder der hierin beschriebenen Blöcke kann den Vervielfacher zum Erhöhen einer Stammreferenztaktfrequenz aufweisen.
  • In einigen Ausführungsformen stellt das Gerät 2400 ein entsprechendes Computergerät, beispielsweise ein Computer-Tablet, ein Mobiltelefon oder ein Smartphone, einen Laptop, einen Desktop, ein Gerät des Internets der Dinge (IOT - Internet-of-Things), einen Server, ein am Körper tragbares Gerät, a einen Digitalempfänger, einen drahtlosfähigen E-Reader oder dergleichen dar. Es versteht sich, dass bestimmte Komponenten allgemein dargestellt sind, und nicht alle Komponenten solch eines Geräts im Gerät 2400 dargestellt sind.
  • In einem Beispiel umfasst das Gerät 2400 einen Systemchip (SoC - System-on-Chip) 2401. Eine beispielhafte Begrenzung des SoCs 2401 ist in 9, unter Verwendung von Strichlinien veranschaulicht, wobei einige beispielhafte Komponenten so veranschaulicht sind, dass sie innerhalb des SoCs 2401 sind - der SoC 2401 kann jedoch jede geeignete Komponente des Geräts 2400 umfassen.
  • In einigen Ausführungsformen umfasst das Gerät 2400 einen Prozessor 2404. Der Prozessor 2404 kann ein oder mehrere physische Bauelemente, wie beispielsweise Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikbausteine, Verarbeitungskerne oder andere Verarbeitungsmittel, umfassen. Die Verarbeitungsoperationen, die vom Prozessor 2404 durchgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf welcher/m Anwendungen und/oder Gerätefunktionen ausgeführt werden. Die Verarbeitungsoperationen umfassen Vorgänge in Bezug auf Eingabe/Ausgabe (E/A) mit einem menschlichen Benutzer oder mit anderen Geräten, Vorgänge in Bezug auf Leistungsverwaltung und/oder Vorgänge in Bezug auf die Verbindung des Computergeräts 2400 mit einem anderen Gerät und/oder dergleichen. Die Verarbeitungsoperationen können außerdem Vorgänge in Bezug auf Audio-E/A und/oder Anzeige-E/A umfassen.
  • In einigen Ausführungsformen umfasst der Prozessor 2404 mehrere Verarbeitungskerne (auch als Kerne bezeichnet) 2408a, 2408b, 2408c. Obwohl lediglich drei Kerne 2408a, 2408b, 2408c in 9 veranschaulicht sind, kann der Prozessor 2404 jede andere geeignete Anzahl von Verarbeitungskernen, z. B. dutzende oder sogar hunderte von Verarbeitungskernen umfassen. Die Prozessorkerne 2408a, 2408b, 2408c können auf einem einzigen integrierten Schaltkreischip (IC) implementiert sein. Außerdem kann der Chip einen oder mehrere gemeinsam genutzte und/oder private Caches, Busse oder Zwischenverbindungen, Grafiken und/oder Speichercontroller oder andere Komponenten umfassen.
  • In einigen Ausführungsformen umfasst der Prozessor 2404 einen Cache 2406. In einem Beispiel können Abschnitte des Caches 2406 für einzelne Kerne 2408 reserviert sein (z. B. ist ein erster Abschnitt des Caches 2406 für den Kern 2408a reserviert, ein zweiter Abschnitt des Caches 2406 ist für den Kern 2408b reserviert, und so weiter). In einem Beispiel können ein oder mehrere Abschnitte des Caches 2406 von zwei oder mehreren der Kerne 2408 gemeinsam genutzt werden. Der Cache 2406 kann in verschiedene Ebenen, z. B. Cache der Ebene 1 (L1), Cache der Ebene 2 (L2), Cache der Ebene 3 (L3) usw. unterteilt sein.
  • In einigen Ausführungsformen kann der Prozessorkern 2404 eine Abrufeinheit zum Abrufen von Anweisungen (einschließlich Anweisungen mit bedingten Verzweigungen) zur Ausführung durch den Kern 2404 umfassen. Die Anweisungen können aus jedem Speichergerät, beispielweise dem Speicher 2430, abgerufen werden. Der Prozessorkern 2404 kann auch eine Decodiereinheit zum Decodieren der abgerufenen Anweisung umfassen. Zum Beispiel kann die Decodiereinheit die abgerufene Anweisung in eine Mehrzahl von Mikrooperationen decodieren. Der Prozessorkern 2404 kann eine Disponiereinheit zum Durchführen verschiedenen Operationen umfassen, die mit dem Speichern von decodierten Anweisungen assoziiert sind. Zum Beispiel kann die Disponiereinheit Daten aus der Decodiereinheit speichern, bis die Anweisungen zur Verteilung bereit sind, z. B. bis alle Quellwerte einer decodierten Anweisung verfügbar werden. In einer Ausführungsform kann die Disponiereinheit decodierte Anweisungen zur Ausführung für eine Ausführungseinheit disponieren und/oder an diese ausgeben (oder versenden).
  • Diese Ausführungseinheit kann die verteilten Anweisungen nach ihrer Decodierung (z. B. durch die Decodiereinheit) und ihrer Verteilung (z. B. durch die Disponiereinheit) ausführen. In einer Ausführungsform kann die Ausführungseinheit mehr als eine Ausführungseinheit umfassen (beispielsweise eine Bildverarbeitungsrecheneinheit, eine Grafikrecheneinheit, eine Universalrecheneinheit usw.). Die Ausführungseinheit kann außerdem verschiedene arithmetische Operationen, wie beispielsweise Addition, Subtraktion, Multiplikation und/oder Division, durchführen, und sie kann eine oder mehrere arithmetische Logikeinheiten (ALU - Arithmetic Logic Unit) umfassen. In einer Ausführungsform kann ein Coprozessor (nicht dargestellt) verschiedene arithmetische Operationen in Verbindung mit der Ausführungseinheit durchführen.
  • Ferner kann die Ausführungseinheit Anweisungen in einer anderen Reihenfolge (out of order) ausführen. Infolgedessen kann der Prozessor 2404 in einer Ausführungsform ein Out-of-order-Prozessor sein. Der Prozessor 2404 kann außerdem eine Ausmusterungseinheit umfassen. Die Ausmusterungseinheit kann ausgeführte Anweisungen ausmustern, nachdem sie festgelegt wurden. In einer Ausführungsform kann die Ausmusterung der ausgeführten Anweisungen dazu führen, dass ein Prozessorzustand aus der Ausführung der Anweisungen festgelegt wird, die Zuweisung physischer Register, die durch die Anweisungen verwendet werden, aufgehoben wird, usw. Der Prozessorkern 2404 kann außerdem eine Buseinheit zum Ermöglichen von Kommunikation zwischen Komponenten des Prozessorkerns 2404 und anderen Komponenten über einen oder mehrere Busse umfassen. Der Prozessor 2404 kann außerdem ein oder mehrere Register zum Speichern von Daten umfassen, auf die durch verschiedene Komponenten des Kerns 2404 zugegriffen werden kann (beispielsweise Werte in Bezug auf zugeordnete App-Prioritäten und/oder Assoziierungen von Subsystemzuständen (-modi)).
  • In einigen Ausführungsformen umfasst das Gerät 2400 Konnektivitätsschaltungsanordnungen 2431. Die Konnektivitätsschaltungsanordnungen 2431 umfassen zum Beispiel Hardwaregeräte (z. B. drahtlose oder drahtgebundene Steckverbinder und Kommunikationshardware) und/oder Softwarekomponenten (z. B. Treiber, Protokollstapel), um das Gerät 2400 z. B. zum Kommunizieren mit externen Geräten zu befähigen. Das Gerät 2400 kann von externen Geräten, beispielsweise anderen Computergeräten, drahtlosen Zugangspunkten oder Basisstation usw. getrennt sein.
  • In einem Beispiel können die Konnektivitätsschaltungsanordnungen 2431 mehrere verschiedene Typen von Konnektivität umfassen. Im Allgemeinen können die Konnektivitätsschaltungsanordnungen 2431 zellulare Konnektivitätsschaltungsanordnungen, drahtlose Konnektivitätsschaltungsanordnungen usw. umfassen. Zellulare Konnektivitätsschaltungsanordnungen der Konnektivitätsschaltungsanordnungen 2431 beziehen sich im Allgemeinen auf zellulare Netzwerkkonnektivität, die durch drahtlose Träger bereitgestellt wird, wie beispielsweise über das globale System für Mobilkommunikationen (GSM - Global System For Mobile Communications) oder Varianten oder Weiterentwicklungen davon, das universelle Mobilfunk-Telekommunikationssystem (UMTS - Universal Mobile Telecommunications Systems) des Partnerschaftsprojekts der 3. Generation (3GPP) oder Varianten oder Weiterentwicklungen davon, das LTE-Advanced-(LTE-A)-System von 3GPP oder Varianten oder Weiterentwicklungen davon, das drahtlose System der fünften Generation (5G) oder Varianten oder Weiterentwicklungen davon, das 5G-Mobilfunknetzwerksystem oder Varianten oder Weiterentwicklungen davon, das 5G-New-Radio-(NR-)System oder Varianten oder Weiterentwicklungen davon oder andere Zellulardienststandards bereitgestellt. Drahtlose Konnektivitätsschaltungsanordnungen (oder drahtlose Schnittstellen) der Konnektivitätsschaltungsanordnungen 2431 beziehen sich auf drahtlose Konnektivität, die nicht zellular ist, und können Netzwerke für den persönlichen Bereich (wie beispielsweise Bluetooth, Nahfeld usw.), lokale Netzwerke (wie beispielsweise Wi-Fi) und/oder Weitverkehrsnetzwerke (wie beispielsweise WiMax) und/oder andere drahtlose Kommunikation umfassen. In einem Beispiel können die Konnektivitätsschaltungsanordnungen 2431 außerdem eine Netzwerkschnittstelle, beispielsweise eine drahtgebundene oder drahtlose Schnittstelle, umfassen, so dass eine Systemausführungsform in ein drahtloses Gerät, zum Beispiel ein Zellulartelefon oder einen persönlichen digitalen Assistenten, integriert sein kann.
  • In einigen Ausführungsformen umfasst das Gerät 2400 einen Controllerhub 2432, der Hardwaregeräte und/oder Softwarekomponenten in Bezug auf eine Interaktion mit einem oder mehreren E-/A-Geräten darstellt. Zum Beispiel kann der Prozessor 2404 mit einem oder mehreren von einer Anzeige 2422, einem oder mehreren Peripheriegeräten 2424, Speichergeräten 2428, einem oder mehreren anderen externen Geräten 2429 usw. über den Controllerhub 2432 kommunizieren. Der Controllerhub 2432 kann ein Chipsatz, ein Plattform-Controllerhub (PCH - Platform Control Hub) und/oder dergleichen sein.
  • Zum Beispiel veranschaulicht der Controllerhub 2432 einen oder mehrere Verbindungspunkte für zusätzliche Geräte, die an das Gerät 2400 angeschlossen werden können und durch die z. B. ein Benutzer mit dem System interagieren kann. Zum Beispiel umfassen Geräte (z. B. Geräte 2429), die angeschlossen werden können, Mikrofongeräte, Lautsprecher- oder Stereosysteme, Audiogeräte, Videosysteme oder andere Anzeigesysteme, Tastatur- und Tastenblockgeräte oder andere E-/A-Geräte zur Verwendung mit spezifischen Anwendungen, wie beispielsweise Kartenlesegeräte, oder andere Geräte.
  • Wie bereits erwähnt, kann der Controllerhub 2432 mit Audiogeräten, der Anzeige 2422 usw. interagieren. Zum Beispiel kann eine Eingabe durch ein Mikrofon oder ein anderes Audiogerät Eingaben und Befehle für eine oder mehrere Anwendungen oder Funktionen des Geräts 2400 bereitstellen. Außerdem kann Audio-Ausgabe anstelle von oder zusätzlich zu Anzeigeausgabe bereitgestellt werden. Wenn in einem anderen Bespiel die Anzeige 2422 einen Berührungsbildschirm umfasst, kann die Anzeige 2422 auch als Eingabegerät fungieren, das wenigstens teilweise vom Controllerhub 2432 gesteuert werden kann. Außerdem können zusätzliche Tasten oder Schalter auf dem Computergerät 2400 vorhanden sein, um E-/A-Funktionen bereitzustellen, die vom Controllerhub 2432 gesteuert werden. In einer Ausführungsform steuert der Controllerhub 2432 solche Geräte wie beispielsweise Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder andere Hardware, die im Gerät 2400 enthalten sein kann. Bei der Eingabe kann es sich um einen Teil einer direkten Benutzerinteraktion sowie ein Bereitstellen einer umgebungsbezogenen Eingabe in das System zur Beeinflussung seiner Operationen (wie beispielsweise Filtern für Rauschen, Justieren von Anzeigen für Helligkeitsdetektion, Anwenden eines Blitzes für eine Kamera oder andere Merkmale) handeln.
  • In einigen Ausführungsformen kann der Controllerhub 2432 unter Verwendung jedes geeigneten Kommunikationsprotokolls, z. B. PCIe (Peripheral Component Interconnect Express), USB (Universal Serial Bus), Thunderbolt, HDMI (High Definition Multimedia Interface), Firewire, usw. mit verschiedenen Geräten gekoppelt werden.
  • In einigen Ausführungsformen stellt die Anzeige 2422 Hardwarekomponenten (z. B. Anzeigegeräte) und Softwarekomponenten (z. B. Treiber) dar, die eine visuelle und/oder taktile Anzeige für einen Benutzer zum Interagieren mit dem Gerät 2400 bereitstellen. Die Anzeige 2422 kann eine Anzeigeschnittstelle, einen Anzeigebildschirm und/oder ein Hardwaregerät umfasst, das zum Bereitstellen einer Anzeige für einen Benutzer verwendet wird. In einigen Ausführungsform umfasst die Anzeige 2422 ein Berührungsbildschirm-(oder Touchpad-)Gerät, das sowohl Ausgabe als auch Eingabe für einen Benutzer bereitstellt. In einem Beispiel kann die Anzeige 2422 mit dem Prozessor 2404 direkt kommunizieren. Bei der Anzeige 2422 kann es sich um eines oder mehrere eines internen Anzeigegeräts, wie beispielsweise in einem elektronischen Mobilgerät oder einem Laptop-Gerät, oder eines externen Anzeigegeräts handeln, das über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist. In einer Ausführungsform kann die Anzeige 2422 eine am Kopf angebrachte Anzeige (HMD - Head Mounted Display), beispielsweise ein stereoskopisches Anzeigegerät zur Verwendung in Anwendungen für virtuelle Realität (VR - Virtual Reality) oder Anwendungen für erweiterte Realität (AR - Augmented Reality), sein.
  • In einigen Ausführungsformen und, obwohl in der Figur nicht veranschaulicht, kann das Gerät 2400 zusätzlich zum Prozessor 2404 (oder stattdessen) eine Grafikverarbeitungseinheit (GPU - Graphics Processing Unit) umfassen, die einen oder mehrere Grafikverarbeitungskerne umfasst, die einen oder mehrere Aspekte des Anzeigens von Inhalten auf der Anzeige 2422 steuern können.
  • Der Controllerhub 2432 (oder Plattform-Controllerhub) kann Hardwareschnittstellen und Steckverbinder sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) zum Herstellen von Peripherieverbindungen z. B. zu Peripheriegeräten 2424 umfassen.
  • Es versteht sich, dass das Gerät 2400 sowohl ein Peripheriegerät für andere Computergeräte sein könnte, als es auch Peripheriegeräte aufweisen könnte, die daran angeschlossen sind. Das Gerät 1600 kann einen „Docking“-Steckverbinder zum Anschließen an andere Computergeräte für solche Zwecke wie beispielsweise Handhaben (z. B. Herunter- und/oder Hochladen, Ändern, Synchronisieren) von Inhalt auf dem Gerät 2400 aufweisen. Außerdem kann ein Docking-Steckverbinder dem Gerät 2400 den Anschluss an bestimmte Peripheriegeräte ermöglichen, die dem Computergerät 2400 Steuerung von Inhaltsausgabe zum Beispiel an audiovisuelle oder andere Systeme ermöglichen.
  • Zusätzlich zu einem proprietären Docking-Steckverbinder oder anderer proprietärer Verbindungshardware kann das Gerät 2400 Peripherieverbindungen über übliche oder standardbasierte Steckverbinder herstellen. Übliche Typen können einen Universal Serial Bus-USB-)Steckverbinder (der beliebige einer Anzahl von verschiedenen Hardwareschnittstellen umfassen kann), DisplayPort, einschließlich MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire, oder andere Typen umfassen.
  • In einigen Ausführungsformen können die Konnektivitätsschaltungsanordnungen 2431 mit dem Controllerhub 2432 gekoppelt sein, z. B. zusätzlich dazu, dass sie mit dem Prozessor 2404 direkt gekoppelt sind, oder stattdessen. In einigen Ausführungsformen kann die Anzeige 2422 mit dem Controllerhub 2432 gekoppelt sein, z. B. zusätzlich dazu, dass sie mit dem Prozessor 2404 direkt gekoppelt ist, oder stattdessen.
  • In einigen Ausführungsformen kann das Gerät 2400 Speicher 2430 umfassen, der mit dem Prozessor 2404 über eine Speicherschnittstelle 2434 gekoppelt ist. Der Speicher 2430 umfasst Speichergeräte zum Speichern von Informationen im Gerät 2400.
  • In einigen Ausführungsformen umfasst der Speicher 2430 eine Vorrichtung zum Aufrechterhalten stabiler Taktung, wie unter Bezugnahme auf verschiedene Ausführungsformen beschrieben. Der Speicher kann nichtflüchtige (der Zustand ändert sich nicht, wenn Leistung zum Speichergerät unterbrochen wird) und/oder flüchtige (der Zustand ist unbestimmt, wenn Leistung zum Speichergerät unterbrochen wird) Speichergeräte umfassen. Das Speichergerät 2430 kann ein dynamisches Direktzugriffspeichergerät (DRAM - Dynamic Random Access Memory), ein statisches Direktzugriffspeichergerät (SRAM - Static Random Access Memory), ein Flash-Speichergerät, ein Phasenwechselspeichergerät oder irgendein anderes Speichergerät sein, das eine geeignete Performance aufweist, um als ein Prozessspeicher zu dienen. In einer Ausführungsform kann der Speicher 2430 als Systemspeicher für das Gerät 2400 fungieren, um Daten und Anweisungen zur Verwendung zu speichern, wenn der eine oder die mehreren Prozessoren 2404 eine Anwendung oder einen Prozess ausführen. Der Speicher 2430 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (einerlei ob langfristige oder temporäre) in Bezug auf die Ausführung der Anwendungen und Funktionen des Geräts 2400 speichern.
  • Elemente verschiedener Ausführungsformen und Beispiele werden auch als maschinenlesbares Medium (z. B. Speicher 2430) zum Speichern der computerausführbaren Anweisungen (z. B. Anweisungen zum Implementieren beliebiger anderer Prozesse, die hierin erörtert werden) bereitgestellt. Das maschinenlesbare Medium (z. B. der Speicher 2430) Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM) oder andere Typen von maschinenlesbaren Medien zum Speichern von elektronischen oder computerausführbaren Anweisungen umfassen, ohne darauf beschränkt zu sein. Zum Beispiel können Ausführungsformen der Offenbarung als ein Computerprogramm (z. B BIOS) heruntergeladen werden, das mittels Datensignalen über eine Kommunikationsstrecke (z. B. eine Modem- oder Netzverbindung) von einem abgesetzten Computer (z. B. einem Server) an einen anfordernden Computer (z. B. einen Client) übertragen wird.
  • In einigen Ausführungsformen umfasst das Gerät 2400 Temperaturmessungs-Schaltungsanordnungen 2440 z. B. zum Messen einer Temperatur verschiedener Komponenten des Geräts 2400. In einem Beispiel können die Temperaturmessungs-Schaltungsanordnungen 2440 in verschiedene Komponenten, deren Temperatur gemessen und überwacht werden soll, eingebettet, damit gekoppelt oder daran angeschlossen sein. Zum Beispiel können die Temperaturmessungs-Schaltungsanordnungen 2440 die Temperatur eines oder mehrerer Kerne 2408a, 2408b, 2408c, eines Spannungsreglers 2414, des Speichers 2430, einer Mutterplatine des SoCs 2401 und/oder jeder geeigneten Komponente des Geräts 2400 (oder innerhalb derselben) messen.
  • In einigen Ausführungsformen umfasst das Gerät 2400 Leistungsmessungs-Schaltungsanordnungen 2442 z. B. zum Messen einer Leistung, die von einer oder mehreren Komponenten des Geräts 2400 verbraucht wird. In einem Beispiel können die Leistungsmessungs-Schaltungsanordnungen 2442 anstelle des Messens von Leistung oder zusätzlich dazu Spannung und/oder Strom messen. In einem Beispiel können die Leistungsmessungs-Schaltungsanordnungen 2442 in verschiedene Komponenten, deren Leistung, Spannung und/oder Stromverbrauch gemessen und überwacht werden sollen, eingebettet, damit gekoppelt oder daran angeschlossen sein. Zum Beispiel können die Leistungsmessungs-Schaltungsanordnungen 2442 Leistung, Strom und/oder Spannung, die von einem oder mehreren Spannungsreglern 2414 zugeführt wird, Leistung, die dem SoC 2401 zugeführt wird, Leistung, die dem Gerät 2400 zugeführt wird, Leistung, die vom Prozessor 2404 (oder einer beliebigen anderen Komponente) des Geräts 2400 verbraucht wird, usw. messen.
  • In einigen Ausführungsformen 2400 umfasst das Gerät eine oder mehrere Spannungsregler-Schaltungsanordnungen, die allgemein als Spannungsregler (VR - Voltage Regulator) 2414 bezeichnet werden. Der VR 2414 erzeugt Signale mit geeigneten Spannungspegeln, die zum Betreiben jeder geeigneten Komponente des Geräts 2400 zugeführt werden können. Lediglich als Beispiel ist der VR 2414 so veranschaulicht, dass er dem Prozessor 2404 des Geräts 2400 Signale zuführt. In einigen Ausführungsformen empfängt der VR 2414 ein oder mehrere Spannungsidentifikationssignale (VID - Voltage Identification) und erzeugt das Spannungssignal basierend auf den VID-Signalen mit einem geeigneten Pegel. Es können verschiedene Typen von VRs für den VR 2414 verwendet werden. Zum Beispiel kann der VR 2414 einen „Tiefsetz“-VR, einen „Hochsetz“-VR, eine Kombination aus Tief- und Hochsetz-VRs, Low-Dropout-(LDO-)Regler, DC-DC-Schaltregler, DC-DC-Regler auf der Basis eines Controllers mit konstanter Einschaltzeit usw. Ein Tiefsetz-VR wird im Allgemeinen in Leistungsabgabeanwendungen verwendet, in welchen eine Eingangsspannung in einem Verhältnis, das kleiner als eins ist, in eine Ausgangsspannung transformiert werden muss. Ein Hochsetz-VR wird im Allgemeinen in Leistungsabgabeanwendungen verwendet, in welchen eine Eingangsspannung in einem Verhältnis, das größer als eins ist, in eine Ausgangsspannung transformiert werden muss. In einigen Ausführungsformen weist jeder Prozessorkern seinen eigenen VR auf, der durch eine PCU 2410a/b und/oder eine PMIC 2412 gesteuert wird. In einigen Ausführungsformen weist jeder Kern ein Netzwerk von verteilten LDOs zum Bereitstellen effizienter Steuerung zur Leistungsverwaltung auf. Die LDOs können digital, analog oder eine Kombination aus digitalen oder analogen LDOs sein.
  • In einigen Ausführungsformen umfasst das Gerät 2400 eine oder mehrere Taktgenerator-Schaltungsanordnungen, die allgemein als Taktgenerator 2416 bezeichnet werden. Der Taktgenerator 2416 erzeugt Taktsignale mit geeigneten Frequenzpegeln, die jeder geeigneten Komponente des Geräts 2400 zugeführt werden können. Lediglich als Beispiel ist der Taktgenerator 2416 so veranschaulicht, dass er dem Prozessor 2404 des Geräts 2400 Taktsignale zuführt. In einigen Ausführungsformen empfängt Taktgenerator 2416 ein oder mehrere Frequenzidentifikationssignale (FID - Frequency Identification) und erzeugt das Taktsignal basierend auf den FID-Signalen mit einer geeigneten Frequenz.
  • In einigen Ausführungsformen umfasst das Gerät 2400 eine Batterie 2418, die verschiedenen Komponenten des Geräts 2400 Leistung zuführt. Lediglich als Beispiel ist die Batterie 2418 so veranschaulicht, dass sie dem Prozessor 2404 Leistung zuführt. Obwohl in den Figuren nicht dargestellt, kann das Gerät 2400 eine Ladeschaltungsanordnung umfassen, um z. B. die Batterie basierend auf einer von einem AC-Adapter empfangenen Wechselstrom-(AC-)Leistungszufuhr wiederaufzuladen. In einigen Ausführungsformen umfasst die Batterie 2418 Logik für interferenzbasiertes Schnellladen.
  • In einigen Ausführungsformen umfasst das Gerät 2400 eine Leistungssteuereinheit (PCU - Power Control Unit) 2410 (auch als Leistungsverwaltungseinheit (PMU), Leistungssteuerung usw. bekannt). In einem Beispiel können einige Abschnitte der PCU 2410 durch einen oder mehrere Verarbeitungskerne 2408 implementiert sein, und diese Abschnitte der PCU 2410 sind unter Verwendung eines Feldes mit gestrichelter Umrandung und der Beschriftung PCU 2410a symbolisch veranschaulicht. In einem Beispiel können andere Abschnitte der PCU 2410 außerhalb der Verarbeitungskerne 2408 implementiert sein, und diese Abschnitte der PCU 2410 sind unter Verwendung eines Feldes mit gestrichelter Umrandung und der Beschriftung PCU 2410b symbolisch veranschaulicht. Die PCU 2410 kann verschiedene Leistungsverwaltungsoperationen für das Gerät 2400 implementieren. Die PCU 2410 kann Hardwareschnittstellen, Hardwareschaltungsanordnungen, Steckverbinder, Register usw. sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) zum Implementieren verschiedener Leistungsverwaltungsoperationen für das Gerät 2400 umfassen. In einigen Ausführungsformen umfasst die PMU 4410 Logik für interferenzbasiertes Schnellladen.
  • In einigen Ausführungsformen umfasst das Gerät 2400 eine integrierte Leistungsverwaltungsschaltung (PMIC - Power Management Integrated Circuit) 2412, um z. B. verschiedene Leistungsverwaltungsoperationen für das Gerät 2400 zu implementieren. In einigen Ausführungsformen ist die PMIC 2412 eine rekonfigurierbare Leistungsverwaltungs-IC (RPMIC) und/oder eine IMVP (Intel® Mobile Voltage Positioning). In einem Beispiel ist die PMIC innerhalb eines IC-Chips getrennt vom Prozessor 2404. Die PMIC kann verschiedene Leistungsverwaltungsoperationen für das Gerät 2400 implementieren. Die PMIC 2412 kann Hardwareschnittstellen, Hardwareschaltungsanordnungen, Steckverbinder, Register usw. sowie Softwarekomponenten (z. B. Treiber, Protokollstapel) zum Implementieren verschiedener Leistungsverwaltungsoperationen für das Gerät 2400 umfassen. In einigen Ausführungsformen umfasst die PMIC 2412 Logik für interferenzbasiertes Schnellladen.
  • In einem Beispiel umfasst das Gerät 2400 eine von der PCU 2410 oder der PMIC 2412 oder beide. In einem Beispiel kann eine beliebige der PCU 2410 oder der PMIC 2412 im Gerät 2400 fehlen, weshalb diese Komponenten unter Verwendung von gestrichelten Linien dargestellt sind.
  • Verschiedene Leistungsverwaltungsoperationen des Geräts 2400 können durch die PCU 2410, durch die PMIC 2412 oder eine Kombination aus der PCU 2410 und der PMIC 2412 durchgeführt werden. Zum Beispiel können die PCU 2410 und/oder die PMIC 2412 einen Leistungszustand (z. B. P-Zustand) für verschiedene Komponenten des Geräts 2400 auswählen. Zum Beispiel können die PCU 2410 und/oder die PMIC 2412 einen Leistungszustand (z. B. gemäß der ACPI-Spezifikation (ACPI - Advanced Configuration and Power Interface) für verschiedene Komponenten des Geräts 2400 auswählen. Lediglich als Beispiel können die PCU 2410 und/oder die PMIC 2412 verschiedene Komponenten des Geräts 2400 veranlassen, in einen Schlafzustand, einen aktiven Zustand, einen geeigneten C-Zustand (z. B. einen C0-Zustand oder einen anderen geeigneten C-Zustand gemäß der ACPI-Spezifikation) usw. zu wechseln. In einem Beispiel können die PCU 2410 und/oder die PMIC 2412 eine Spannungsausgabe durch den VR 2414 und/oder eine Frequenz einer Taktsignalausgabe durch den Taktgenerator, z. B. durch Ausgeben des VID-Signals bzw. des FID-Signals steuern. In einem Beispiel können die PCU 2410 und/oder die PMIC 2412 Nutzung der Batterieleistung, Aufladen der Batterie 2418 und Merkmale in Bezug auf einen Leistungssparbetrieb steuern.
  • Der Taktgenerator 2416 kann eine Phasenregelschleife (PLL), eine Frequenzregelschleife (FLL) oder jede geeignete Taktquelle umfassen. In einigen Ausführungsformen weist jeder Kern des Prozessors 2404 seine eigene Taktquelle auf. Entsprechend kann jeder Kern auf einer Frequenz arbeiten, die von der Betriebsfrequenz des anderen Kerns unabhängig ist. In einigen Ausführungsformen führen die PCU 2410 und/oder die PMIC 2412 adaptive oder dynamische Skalierung oder Justierung von Frequenzen durch. Zum Beispiel kann eine Taktfrequenz eines Prozessorkerns erhöht werden, wenn der Kern nicht auf seiner maximalen Leistungsverbrauchsschwelle oder -grenze arbeitet. In einigen Ausführungsformen bestimmen die PCU 2410 und/oder die PMIC 2412 den Betriebszustand jedes Kerns eines Prozessors und justieren die Frequenz und/oder die Leistungsversorgungsspannung dieses Kerns opportunistisch, ohne dass die Verriegelung der Kerntaktquelle (z. B. der PLL dieses Kerns) verloren geht, wenn die PCU 2410 und/oder die PMIC 2412 bestimmen, dass dieser Kern unter einem Ziel-Performanceniveau arbeitet. Wenn zum Beispiel ein Kern Strom von einer Leistungsversorgungsschiene entzieht, der kleiner als ein Gesamtstrom ist, der diesem Kern oder Prozessor 2404 zugewiesen ist, dann können die PCU 2410 und/oder die PMIC 2412 die Leistungsaufnahme für diesen Kern oder Prozessor 2404 (z. B. durch Erhöhen der Taktfrequenz und/oder des Leistungsversorgungsspannungspegels) vorübergehend erhöhen, damit der Kern oder Prozessor 2404 auf einem höheren Performanceniveau arbeiten kann. Entsprechend können die Spannung und/oder die Frequenz für den Prozessor 2404 vorübergehend erhöht werden, ohne die Zuverlässigkeit des Produkts zu missachten.
  • In einem Beispiel können die PCU 2410 und/oder die PMIC 2412 Leistungsverwaltungsoperationen durchführen, die z. B. wenigstens zum Teil auf einem Empfangen von Messungen von den Leistungsmessungs-Schaltungsanordnungen 2442, Temperaturmessungs-Schaltungsanordnungen 2440, dem Ladezustand der Batterie 2418 und/oder anderen geeigneten Informationen basieren, die zur Leistungsverwaltung verwendet werden können. Zu diesem Zweck ist die PMIC 2412 mit einem oder mehreren Sensoren zum Messen/Erkennen verschiedener Werte/Änderungen eines oder mehrerer Faktoren mit Auswirkung auf das Leistungs-/Wärmeverhalten des Systems bzw. der Plattform kommunikativ gekoppelt. Beispiele des einen oder der mehreren Faktoren umfassen elektrischen Strom, Spannungsabfall, Temperatur, Betriebsfrequenz, Betriebsspannung, Leistungsverbrauch, Kommunikationsaktivität zwischen Kernen usw. Einer oder mehrere dieser Sensoren können in physischer Nähe (und/oder thermischem Kontakt/thermischer Kopplung) zu einer oder mehreren Komponenten oder Logik-/IP-Blöcken eines Computersystems vorgesehen sein. Außerdem können Sensor(en) in mindestens einer Ausführungsform direkt mit der PCU 2410 und/oder der PMIC 2412 gekoppelt sein, um der PCU 2410 und/oder der PMIC 2412 zu ermöglichen, Prozessorkernenergie wenigstens zum Teil basierend auf Wert(en) zu verwalten, die durch den einen oder die mehreren der Sensoren erkannt werden.
  • Außerdem ist ein beispielhafter Softwarestapel des Geräts 2400 veranschaulicht (obwohl nicht alle Elemente des Softwarestapels veranschaulicht sind). Lediglich als Beispiel können die Prozessoren 2404 Anwendungsprogramme 2450, ein Betriebssystem 2452, ein oder mehrere für die Leistungsverwaltung (PM - Power Management) spezifische Anwendungsprogramme (z. B. generisch als PM-Anwendungen 2458 bezeichnet) und/oder dergleichen ausführen. Die PM-Anwendungen 2458 können auch durch die PCU 2410 und/oder die PMIC 2412 ausgeführt werden. Das OS 2452 kann ebenfalls eine oder mehrere PM-Anwendungen 2456a, 2456b, 2456c umfassen. Das OS 2452 kann außerdem verschiedene Treiber 2454a, 2454b, 2454c usw. umfassen, von welchen einige spezifisch für Leistungsverwaltungszwecke sein können. In einigen Ausführungsformen kann das Gerät 2400 ferner ein Basis-Eingabe-/-Ausgabe-System (BIOS - Basic Input/Output System) 2420 umfassen. Das BIOS 2420 kann mit dem OS 2452 (z. B. über einen oder mehrere Treiber 2454) kommunizieren, mit den Prozessoren 2404 kommunizieren, usw.
  • Zum Beispiel können eines oder mehrere der PM-Anwendungen 2458, 2456, der Treiber 2454, des BIOS 2420 usw. verwendet werden, um leistungsverwaltungsspezifische Aufgaben zu implementieren, z. B. Spannung und/oder Frequenz verschiedener Komponenten des Geräts 2400 zu steuern, den Wachzustand, den Schlafzustand und/oder jeden anderen geeigneten Leistungszustand des Geräts 2400 zu steuern, die Nutzung der Batterieleistung, das Laden der Batterie 2418, Merkmale in Bezug auf Leistungssparbetrieb zu steuern, usw.
  • Die Bezugnahme auf „eine bestimmte Ausführungsform“, „eine beliebige Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ in der Spezifikation bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, die in Verbindung mit den Ausführungsformen beschrieben wird, in mindestens einigen Ausführungsformen, aber nicht unbedingt in allen Ausführungsformen enthalten ist. Die verschiedentlich auftretenden Begriffe „eine beliebige Ausführungsform“, „eine bestimmte Ausführung“ oder „einige Ausführungsformen“ beziehen sich nicht unbedingt alle auf die gleichen Ausführungsformen. Wenn die Spezifikation angibt, dass Komponenten, Merkmale, Strukturen oder Charakteristiken enthalten sein „mögen“, „könnten“ oder „können“, müssen diese bestimmten Komponenten, Merkmale, Strukturen oder Charakteristiken nicht enthalten sein. Wenn die Spezifikation oder ein Anspruch sich auf „ein“ Element bezieht, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn die Spezifikation oder ein Anspruch sich auf „ein zusätzliches“ Element bezieht, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elements vorhanden ist.
  • Außerdem können die jeweiligen Merkmale, Strukturen, Funktionen oder Charakteristiken in einer oder mehreren Ausführungsformen in geeigneter Weise kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wann immer die jeweiligen Merkmale, Strukturen, Funktionen oder Charakteristiken, die mit den beiden Ausführungsformen assoziiert sind, einander nicht ausschließen.
  • Obwohl die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben wurde, sind für Fachleute in Anbetracht der vorstehenden Beschreibung viele Alternativen, Modifikationen und Änderungen solcher Ausführungsformen zu erkennen. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Änderungen erfassen, so dass sie in den allgemeinen Schutzbereich der angehängten Ansprüche fallen.
  • Außerdem können allgemein - bekannte Strom-/Masseanschlüsse für Chips mit integrierten Schaltungen (IC) und andere Komponenten in den dargelegten Figuren dargestellt sein oder der Einfachheit der Darstellung und Erörterung halber und, um die Offenbarung nicht zu verkomplizieren, nicht dargestellt sein. Ferner können Anordnungen in Blockdiagrammform dargestellt sein, um eine Verkomplizierung der Offenbarung zu vermeiden sowie der Tatsache Rechnung zu tragen, dass spezifische Einzelheiten in Bezug auf die Implementierung solcher Blockdiagrammanordnungen stark von der Plattform abhängen, in welcher die vorliegende Offenbarung implementiert werden soll, d. h. solche spezifischen Einzelheiten sollten im technischen Gebiet der Fachleute liegen. Für Fachleute ist zu erkennen, dass, wenn spezifische Details (z. B. Schaltungen) zum Beschreiben von beispielhaften Ausführungsformen der Offenbarung dargelegt sind, die Offenbarung auch ohne diese spezifischen Details oder mit einer Änderung derselben realisiert werden kann. Die Beschreibung ist demnach als veranschaulichend statt als einschränkend zu betrachten.
  • Verschiedene Ausführungsformen hierin werden als Beispiele veranschaulicht. Die Merkmale dieser Beispiele können miteinander auf jede geeignete Weise kombiniert werden. Diese Beispiele umfassen:
  • Beispiel 1: Vorrichtung, umfassend: eine Tastverhältniskorrektur-(DCC-)Schaltung zum Empfangen eines ersten Takts mit einer ersten Frequenz, um eine Ausgabe zu erzeugen, die im Wesentlichen tastverhältnisfehlerkorrigiert ist, und eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung einen zweiten Takt mit einer zweiten Frequenz erzeugt, die höher als die erste Frequenz ist, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines phasenverschobenen Signals; und einen Komparator zum Vergleichen der Ausgabe der DCC-Schaltung und des phasenverschobenen Signals.
  • Beispiel 2: Vorrichtung nach Beispiel 1, wobei die Verzögerungsleitung eine erste Verzögerungsleitung ist, wobei das phasenverschobene Signal ein erstes phasenverschobenes Signal ist, und wobei die Vervielfacherschaltungsanordnung eine zweite Verzögerungsleitung zum Verzögern des ersten phasenverschobenen Signals und zum Erzeugen eines zweiten phasenverschobenen Signals umfasst.
  • Beispiel 3: Vorrichtung nach Beispiel 2, wobei die Vervielfacherschaltungsanordnung umfasst: einen Inverter zum Invertieren des zweiten phasenverschobenen Signals; und einen Phasendetektor zum Empfangen einer Ausgabe des Inverters und der Ausgabe der DCC-Schaltung.
  • Beispiel 4: Vorrichtung nach Beispiel 3, wobei die Vervielfacherschaltungsanordnung eine endliche Zustandsmaschine (FSM) zum Empfangen von UP- und Down-Signalen des Phasendetektors und zum Erzeugen eines oder mehrerer Steuerelemente zum Steuern von Verzögerungen der ersten und der zweiten Verzögerungsleitung gemäß den UP- und Down-Signalen umfasst.
  • Beispiel 5: Vorrichtung nach Beispiel 4, wobei der Komparator ein erster Komparator ist, und wobei die Vervielfacherschaltungsanordnung umfasst: eine dritte Verzögerungsleitung zum Verzögern einer Ausgabe des ersten Komparators und zum Erzeugen eines dritten phasenverschobenen Signals in Bezug auf die Ausgabe der DCC-Schaltung; und einen zweiten Komparator zum Vergleichen der Ausgabe des ersten Komparators und des dritten phasenverschobenen Signals.
  • Beispiel 6: Vorrichtung nach Beispiel 5, wobei das eine oder die mehreren Steuerelemente Verzögerung der dritten Verzögerungsleitung gemäß den UP- und Down-Signalen steuern.
  • Beispiel 7: Vorrichtung nach Beispiel 6, umfassend einen Vorspannungsgenerator zum Erzeugen einer Vorspannung für die erste, die zweite und die dritte Verzögerungsleitung.
  • Beispiel 8: Vorrichtung nach Beispiel 2, wobei die erste und die zweite Verzögerungsleitung im Wesentlichen eine gleiche Verzögerung aufweisen.
  • Beispiel 9: Vorrichtung nach Beispiel 5, wobei die dritte Verzögerungsleitung im Wesentlichen die Hälfte einer Verzögerung der ersten oder der zweiten Verzögerungsleitung aufweist.
  • Beispiel 10: Vorrichtung nach Beispiel 5, wobei der erste und der zweite Komparator XOR- oder XNOR-Gatter umfassen.
  • Beispiel 11: Vorrichtung nach Beispiel 5, wobei die erste Verzögerungsleitung, die zweite Verzögerungsleitung und die dritte Verzögerungsleitung eine oder mehrere Verzögerungsstufen aufweisen, wobei eine einzelne Verzögerungsstufe n- oder p-Gegenkopplungsbauelemente umfasst.
  • Beispiel 12: Vorrichtung, umfassend: eine Tastverhältniskorrektur-(DCC-)Schaltung zum Empfangen eines ersten Takts mit einer ersten Frequenz, um eine Ausgabe zu erzeugen, die tastverhältnisfehlerkorrigiert ist, und eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung einen zweiten Takt mit einer zweiten Frequenz erzeugt, die höher als die erste Frequenz ist, wobei die Vervielfacherschaltungsanordnung von einer Phasenregelschleife unabhängig ist.
  • Beispiel 13: Vorrichtung nach Beispiel 12, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines im Wesentlichen um 90 Grad phasenverschobenen Signals; und ein XOR-Gatter zum Vergleichen der Ausgabe der DCC-Schaltung und des im Wesentlichen um 90 Grad phasenverschobenen Signals.
  • Beispiel 14: Vorrichtung nach Beispiel 13, wobei die Verzögerungsleitung eine erste Verzögerungsleitung ist, und wobei die Vervielfacherschaltungsanordnung eine zweite Verzögerungsleitung zum Verzögern des im Wesentlichen um 90 Grad phasenverschobenen Signals und zum Erzeugen eines im Wesentlichen um 180 Grad phasenverschobenen Signals umfasst.
  • Beispiel 15: Vorrichtung nach Beispiel 14, wobei die Vervielfacherschaltungsanordnung umfasst: einen Inverter zum Invertieren des im Wesentlichen um 180 Grad phasenverschobenen Signals; und einen Phasenfrequenzdetektor zum Empfangen einer Ausgabe des Inverters und der Ausgabe der DCC-Schaltung.
  • Beispiel 16: Vorrichtung nach Beispiel 15, wobei die Vervielfacherschaltungsanordnung eine endliche Zustandsmaschine (FSM) zum Empfangen eines Phasenfehlers vom Phasenfrequenzdetektor und zum Erzeugen eines oder mehrerer Bits zum Steuern von Verzögerungen der ersten und der zweiten Verzögerungsleitung gemäß dem Phasenfehler umfasst.
  • Beispiel 17: Vorrichtung nach Beispiel 16, wobei das XOR-Gatter ein erstes XOR-Gatter ist, und wobei die Vervielfacherschaltungsanordnung umfasst: eine dritte Verzögerungsleitung zum Verzögern einer Ausgabe des ersten XOR-Gatters und zum Erzeugen eines im Wesentlichen um 135 Grad phasenverschobenen Signals in Bezug auf die Ausgabe der DCC-Schaltung; und ein zweites XOR-Gatter zum Vergleichen der Ausgabe des ersten XOR-Gatters und des im Wesentlichen um 135 Grad phasenverschobenen Signals.
  • Beispiel 18: Vorrichtung nach Beispiel 17, wobei: das eine oder die mehreren Bits Verzögerung der dritten Verzögerungsleitung gemäß dem Phasenfehler steuern; die erste und die zweite Verzögerungsleitung im Wesentlichen eine gleiche Verzögerung aufweisen; und die dritte Verzögerungsleitung im Wesentliche die Hälfte einer Verzögerung der ersten und der zweiten Verzögerungsleitung aufweist.
  • Beispiel 19: System, umfassend: einen Kristalloszillator zum Erzeugen eines ersten Takts mit einer ersten Frequenz; einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist; und eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einem anderen Gerät kommuniziert, wobei der Prozessor umfasst: eine Tastverhältniskorrektur-(DCC-)Schaltung zum Empfangen eines ersten Takts, um eine Ausgabe zu erzeugen, die tastverhältnisfehlerkorrigiert ist; und eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung einen zweiten Takt mit einer zweiten Frequenz erzeugt, die höher als die erste Frequenz ist, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines phasenverschobenen Signals; und einen Komparator zum Vergleichen der Ausgabe der DCC-Schaltung und des phasenverschobenen Signals.
  • Beispiel 20: System nach Beispiel 19, umfassend eine Phasenregelschleife zum Empfangen des zweiten Takts als Referenztakt.
  • Es wird eine Zusammenfassung bereitgestellt, die es dem Leser ermöglicht, die Beschaffenheit und das Wesentliche der technischen Offenbarung festzustellen. Die Zusammenfassung wird unter der Voraussetzung eingereicht, dass sie nicht zur Einschränkung des Schutzbereichs oder der Bedeutung der Ansprüche verwendet wird. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich selbst als eine separate Ausführungsform steht.

Claims (25)

  1. Vorrichtung, umfassend: eine Tastverhältniskorrektur-(DCC-)Schaltung zum Empfangen eines ersten Takts mit einer ersten Frequenz, um eine Ausgabe zu erzeugen, die im Wesentlichen tastverhältnisfehlerkorrigiert ist; und eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung einen zweiten Takt mit einer zweiten Frequenz erzeugt, die höher als die erste Frequenz ist, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines phasenverschobenen Signals; und einen Komparator zum Vergleichen der Ausgabe der DCC-Schaltung und des phasenverschobenen Signals.
  2. Vorrichtung nach Anspruch 1, wobei die Verzögerungsleitung eine erste Verzögerungsleitung ist, wobei das phasenverschobene Signal ein erstes phasenverschobenes Signal ist, und wobei die Vervielfacherschaltungsanordnung eine zweite Verzögerungsleitung zum Verzögern des ersten phasenverschobenen Signals und zum Erzeugen eines zweiten phasenverschobenen Signals umfasst.
  3. Vorrichtung nach Anspruch 2, wobei die Vervielfacherschaltungsanordnung umfasst: einen Inverter zum Invertieren des zweiten phasenverschobenen Signals; und einen Phasendetektor zum Empfangen einer Ausgabe des Inverters und der Ausgabe der DCC-Schaltung.
  4. Vorrichtung nach Anspruch 3, wobei die Vervielfacherschaltungsanordnung eine endliche Zustandsmaschine (FSM) zum Empfangen von UP- und Down-Signalen des Phasendetektors und zum Erzeugen eines oder mehrerer Steuerelemente zum Steuern von Verzögerungen der ersten und der zweiten Verzögerungsleitung gemäß den UP- und Down-Signalen umfasst.
  5. Vorrichtung nach Anspruch 4, wobei der Komparator ein erster Komparator ist, und wobei die Vervielfacherschaltungsanordnung umfasst: eine dritte Verzögerungsleitung zum Verzögern einer Ausgabe des ersten Komparators und zum Erzeugen eines dritten phasenverschobenen Signals in Bezug auf die Ausgabe der DCC-Schaltung; und einen zweiten Komparator zum Vergleichen der Ausgabe des ersten Komparators und des dritten phasenverschobenen Signals.
  6. Vorrichtung nach Anspruch 5, wobei das eine oder die mehreren Steuerelemente Verzögerung der dritten Verzögerungsleitung gemäß den UP- und Down-Signalen steuern.
  7. Vorrichtung nach Anspruch 6, umfassend einen Vorspannungsgenerator zum Erzeugen einer Vorspannung für die erste, die zweite und die dritte Verzögerungsleitung.
  8. Vorrichtung nach Anspruch 2, wobei die erste und die zweite Verzögerungsleitung im Wesentlichen eine gleiche Verzögerung aufweisen.
  9. Vorrichtung nach Anspruch 5, wobei die dritte Verzögerungsleitung im Wesentlichen die Hälfte einer Verzögerung der ersten oder der zweiten Verzögerungsleitung aufweist.
  10. Vorrichtung nach Anspruch 5, wobei der erste und der zweite Komparator XOR- oder XNOR-Gatter umfassen.
  11. Vorrichtung nach Anspruch 5, wobei die erste Verzögerungsleitung, die zweite Verzögerungsleitung und die dritte Verzögerungsleitung eine oder mehrere Verzögerungsstufen aufweisen, wobei eine einzelne Verzögerungsstufe n- oder p-Gegenkopplungsbauelemente umfasst.
  12. Vorrichtung, umfassend: eine Tastverhältniskorrektur-(DCC-)Schaltung zum Empfangen eines ersten Takts mit einer ersten Frequenz, um eine Ausgabe zu erzeugen, die tastverhältnisfehlerkorrigiert ist; und eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung einen zweiten Takt mit einer zweiten Frequenz erzeugt, die höher als die erste Frequenz ist, wobei die Vervielfacherschaltungsanordnung von einer Phasenregelschleife unabhängig ist.
  13. Vorrichtung nach Anspruch 12, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines im Wesentlichen um 90 Grad phasenverschobenen Signals; und ein XOR-Gatter zum Vergleichen der Ausgabe der DCC-Schaltung und des im Wesentlichen um 90 Grad phasenverschobenen Signals.
  14. Vorrichtung nach Anspruch 13, wobei die Verzögerungsleitung eine erste Verzögerungsleitung ist, und wobei die Vervielfacherschaltungsanordnung eine zweite Verzögerungsleitung zum Verzögern des im Wesentlichen um 90 Grad phasenverschobenen Signals und zum Erzeugen eines im Wesentlichen um 180 Grad phasenverschobenen Signals umfasst.
  15. Vorrichtung nach Anspruch 14, wobei die Vervielfacherschaltungsanordnung umfasst: einen Inverter zum Invertieren des im Wesentlichen um 180 Grad phasenverschobenen Signals; und einen Phasenfrequenzdetektor zum Empfangen einer Ausgabe des Inverters und der Ausgabe der DCC-Schaltung.
  16. Vorrichtung nach Anspruch 15, wobei die Vervielfacherschaltungsanordnung eine endliche Zustandsmaschine (FSM) zum Empfangen eines Phasenfehlers vom Phasenfrequenzdetektor und zum Erzeugen eines oder mehrerer Bits zum Steuern von Verzögerungen der ersten und der zweiten Verzögerungsleitung gemäß dem Phasenfehler umfasst.
  17. Vorrichtung nach Anspruch 16, wobei das XOR-Gatter ein erstes XOR-Gatter ist, und wobei die Vervielfacherschaltungsanordnung umfasst: eine dritte Verzögerungsleitung zum Verzögern einer Ausgabe des ersten XOR-Gatters und zum Erzeugen eines im Wesentlichen um 135 Grad phasenverschobenen Signals in Bezug auf die Ausgabe der DCC-Schaltung; und ein zweites XOR-Gatter zum Vergleichen der Ausgabe des ersten XOR-Gatters und des im Wesentlichen um 135 Grad phasenverschobenen Signals.
  18. Vorrichtung nach Anspruch 17, wobei: das eine oder die mehreren Bits Verzögerung der dritten Verzögerungsleitung gemäß dem Phasenfehler steuern; die erste und die zweite Verzögerungsleitung im Wesentlichen eine gleiche Verzögerung aufweisen; und die dritte Verzögerungsleitung im Wesentlichen die Hälfte einer Verzögerung der ersten oder der zweiten Verzögerungsleitung aufweist.
  19. System, umfassend: einen Kristalloszillator zum Erzeugen eines ersten Takts mit einer ersten Frequenz; einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist; und eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einem anderen Gerät kommuniziert, wobei der Prozessor eine Vorrichtung nach einem der Ansprüche 1 bis 11 umfasst.
  20. System, umfassend: einen Kristalloszillator zum Erzeugen eines ersten Takts mit einer ersten Frequenz; einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist; und eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einem anderen Gerät kommuniziert, wobei der Prozessor eine Vorrichtung nach einem der Ansprüche 12 bis 18 umfasst.
  21. Verfahren, umfassend: Empfangen eines ersten Takts mit einer ersten Frequenz durch eine Tastverhältniskorrektur-(DCC-)Schaltung, um eine Ausgabe zu erzeugen, die im Wesentlichen tastverhältnisfehlerkorrigiert ist; und Erzeugen eines zweiten Takts mit einer zweiten Frequenz, die höher als die erste Frequenz ist, durch eine Vervielfacherschaltungsanordnung, die mit dem Ausgang der DCC-Schaltung gekoppelt ist, wobei die Vervielfacherschaltungsanordnung umfasst: eine Verzögerungsleitung zum Verzögern der Ausgabe der DCC-Schaltung und zum Erzeugen eines phasenverschobenen Signals; und einen Komparator zum Vergleichen der Ausgabe der DCC-Schaltung und des phasenverschobenen Signals.
  22. Verfahren nach Anspruch 21, wobei die Verzögerungsleitung eine erste Verzögerungsleitung ist, wobei das phasenverschobene Signal ein erstes phasenverschobenes Signal ist, und wobei die Vervielfacherschaltungsanordnung eine zweite Verzögerungsleitung zum Verzögern des ersten phasenverschobenen Signals und zum Erzeugen eines zweiten phasenverschobenen Signals umfasst.
  23. Verfahren nach Anspruch 22, wobei die Vervielfacherschaltungsanordnung umfasst: einen Inverter zum Invertieren des zweiten phasenverschobenen Signals; und einen Phasendetektor zum Empfangen einer Ausgabe des Inverters und der Ausgabe der DCC-Schaltung.
  24. Verfahren nach Anspruch 23, umfassend: Empfangen von UP- und Down-Signalen des Phasendetektors durch eine endliche Zustandsmaschine der Vervielfacherschaltungsanordnung; und Erzeugen eines oder mehrerer Steuerelemente zum Steuern von Verzögerungen der ersten und der zweiten Verzögerungsleitung gemäß den UP- und Down-Signalen.
  25. Verfahren nach Anspruch 24, wobei der Komparator ein erster Komparator ist, und wobei das Verfahren umfasst: Verzögern einer Ausgabe des ersten Komparators durch eine dritte Verzögerungsleitung der Vervielfacherschaltungsanordnung; Erzeugen eines dritten phasenverschobenen Signals in Bezug auf die Ausgabe der DCC-Schaltung; und Vergleichen der Ausgabe des ersten Komparators und des dritten phasenverschobenen Signals durch einen zweiten Komparator.
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