KR101939238B1

KR101939238B1 - 신호 생성 회로와 이의 동작 방법

Info

Publication number: KR101939238B1
Application number: KR1020120023750A
Authority: KR
Inventors: 윤길원; 고유석
Original assignee: 삼성전자 주식회사
Priority date: 2012-03-08
Filing date: 2012-03-08
Publication date: 2019-01-16
Also published as: US20130234682A1; KR20130102710A; US9128504B2

Abstract

신호 생성 회로는 선택 신호에 기초하여 주파수를 가변하고 가변된 주파수를 갖는 클락 신호를 생성하는 클락 신호 생성기와, 상기 선택 신호에 기초하여 상기 클락 신호의 전송을 제어하는 전송 제어 회로와, 상기 전송 제어 회로의 출력 신호에 기초하여 카운트 동작과 카운트 정지 동작 중에서 어느 하나를 수행하고, 수행 결과에 따라 상기 선택 신호를 출력하는 카운터를 포함한다. 상기 카운터가 상기 전송 제어 회로로부터 출력된 클락 신호에 응답하여 상기 카운트 동작을 수행할 때, 상기 카운터는 카운트 비트들 중에서 MSB(most significant bit)를 상기 선택 신호로 출력한다.

Description

신호 생성 회로와 이의 동작 방법{SIGNAL GENERATION CIRCUIT AND METHOD THEREOF}

본 발명의 개념에 따른 실시 예는 신호 생성 회로에 관한 것으로, 특히 DC-DC 변환기의 초기 동작 시 스위칭 주파수를 낮춰 LC 저역 통과 필터의 인덕터를 통해 흐르는 전류를 감소시킬 수 있는 신호 생성 회로와 이의 동작 방법에 관한 것이다.

스위칭 컨버터(switching converter) 또는 DC-DC 컨버터는 펄스 형태의 신호를 LC 저역 통과 필터를 이용하여 DC 전압으로 변환하는 동작을 수행할 수 있다.

상기 LC 저역 통과 필터를 이용하여 전류를 DC 전압으로 변환할 때, 도 8의 (a)에 도시된 바와 같이, 펄스 폭 변조 신호를 생성하는데 필요한 클락 신호의 주기가 짧으면, 상기 스위칭 컨버터의 초기 동작시 상기 LC 저역 통과 필터의 인덕터 (inductor)에 흐르는 전류가 누적되는 현상이 발생한다.

과도하게 누적된 전류가 상기 인덕터에 흐를 때, 상기 인덕터와 상기 인덕터를 포함하는 스위칭 컨버터는 상기 전류에 의해 치명적인 손상을 받을 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 DC-DC 변환기의 초기 동작 시 스위칭 주파수를 낮추어 LC 저역 통과 필터의 인덕터를 통해 흐르는 전류를 감소시킬 수 있는 신호 생성 회로와 이의 동작 방법을 제공하는 것이다.

본 발명의 실시 예에 따른 신호 생성 회로는 선택 신호에 기초하여 주파수를 가변하고 가변된 주파수를 갖는 클락 신호를 생성하는 클락 신호 생성기와, 상기 선택 신호에 기초하여 상기 클락 신호의 전송을 제어하는 전송 제어 회로와, 상기 전송 제어 회로의 출력 신호에 기초하여 카운트 동작과 카운트 정지 동작 중에서 어느 하나를 수행하고, 수행 결과에 따라 상기 선택 신호를 출력하는 카운터를 포함한다.

상기 카운터가 상기 전송 제어 회로로부터 출력된 클락 신호에 응답하여 상기 카운트 동작을 수행할 때, 상기 카운터는 카운트 비트들 중에서 MSB(most significant bit)를 상기 선택 신호로 출력한다.

상기 카운터는 상기 전송 제어 회로로부터 출력된 클락 신호에 응답하여 상기 카운트 동작을 수행하고, 상기 전송 제어 회로로부터 출력된 DC 신호에 응답하여 상기 카운트 정지 동작을 수행한다.

상기 카운트 동작 동안에 생성된 상기 클락 신호의 주파수는 상기 카운트 정지 동작 동안에 생성된 상기 클락 신호의 주파수보다 낮다.

상기 클락 신호 생성기는 상기 선택 신호의 레벨에 대응되는 전류를 출력하는 가변 전류 생성기와, 상기 전류와 커패시턴스에 기초하여 각각이 상기 가변된 주파수를 갖는 상기 클락 신호와 톱니파 신호를 생성하는 주파수 가변 회로를 포함한다.

상기 주파수 가변 회로는 상기 가변 전류 생성기의 출력 노드와 접지 사이에 접속되고 상기 커패시턴스를 갖는 커패시터와, 기준 신호와 상기 출력 노드의 상기 톱니파 신호를 비교하여 상기 클락 신호를 출력하는 비교기와, 상기 클락 신호에 응답하여 상기 출력 노드와 상기 접지 사이의 접속을 제어하는 스위치를 포함한다.

상기 신호 생성 회로는 DC-DC 컨버터일 수 있다.

상기 전송 제어 회로는 OR 게이트로 구현될 수 있다.

상기 카운터는 리플 카운터(ripple counter)로 구현될 수 있다.

본 발명의 실시 예에 따른 신호 생성 회로의 동작 방법은 카운터에 의해 생성된 카운트 비트들 중의 MSB(most significant bit)가 변경될 때까지, 각각이 제1주파수를 갖는 클락 신호와 톱니파 신호를 이용하여 제1펄스 폭 변조 신호를 생성하는 단계와, 상기 제1펄스 폭 변조 신호에 기초하여 생성된 제1전류를 LC 저역 통과 필터를 이용하여 제1DC 전압으로 변경하는 단계와, 상기 MSB가 변경된 후 각각이 제2주파수를 갖는 상기 클락 신호와 상기 톱니파 신호를 이용하여 제2펄스 폭 변조 신호를 생성하는 단계와, 상기 제2펄스 폭 변조 신호에 기초하여 생성된 제2전류를 상기 LC 저역 통과 필터를 이용하여 제2DC 전압으로 변경하는 단계를 포함한다. 상기 제1주파수는 상기 제2주파수보다 낮다.

상기 신호 생성 회로의 동작 방법은 변경된 상기 MSB에 기초하여 전류 원의 전류를 변경하는 단계와, 커패시터의 커패시턴스와 상기 전류에 기초하여 상기 제1주파수를 상기 제2주파수로 변경하는 단계를 더 포함한다.

상기 신호 생성 회로의 동작 방법은 상기 제2DC 전압을 프로세서로 공급하는 단계를 더 포함한다.

본 발명의 실시 예에 따른 신호 생성 회로는 DC-DC 컨버터의 초기 동작 동안 생성된 클락 신호의 주기를 정상 동작 동안 생성된 상기 클락 신호의 주기보다 길게 할 수 있다.

따라서, 상기 신호 생성 회로는 상기 DC-DC 컨버터의 상기 초기 동작 동안 LC 저역 통과 필터의 인덕터에 흐르는 전류를 감소시킬 수 있으므로, 인덕터 전류 누적 현상을 감소시킬 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 신호 생성 회로의 블록도를 나타낸다.
도 2는 도 1에 도시된 클락 신호 생성 회로의 블록도를 나타내다.
도 3은 도 1에 도시된 카운터의 회로도를 나타낸다.
도 4는 도 1에 도시된 클락 신호 생성 회로의 파형들을 나타낸다.
도 5는 도 1에 도시된 클락 신호 생성기의 회로도를 나타낸다.
도 6은 도 5에 도시된 가변 전류 생성기의 회로도를 나타낸다.
도 7은 도 1에 도시된 제어 신호 생성기와 드라이버의 회로도를 나타낸다.
도 8은 클락 신호의 주기에 따른 LC 저역 통과 필터의 인덕터에 누적되는 전류를 나타낸다.
도 9는 도 1에 도시된 신호 생성 회로의 구현 예를 나타낸다.
도 10은 도 1에 도시된 신호 생성 회로를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
도 11은 도 1에 도시된 신호 생성 회로의 동작을 설명하기 위한 플로우차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 신호 생성 회로의 블록도를 나타낸다.

도 1을 참조하면, 신호 생성 회로(10)는 제1회로(100)와 제2회로(200)를 포함한다.

신호 생성 회로(10)는 스위칭 컨버터(switching converter) 또는 DC-DC 컨버터로 구현될 수 있다. 또한, 신호 생성 회로(10)는 PCB(printed circuit board)로 구현될 수 있다.

제1회로(100)는 펄스 폭 변조(pulse width modulation(PWM)) 신호 생성 회로 (110), 제2비교 신호 생성 회로(120), 제어 신호 생성기(130), 및 드라이버(140)를 포함한다.

제1회로(100)는 집적 회로(integrated circuit) 또는 시스템 온 칩(system on chip)으로 구현될 수 있다.

PWM 신호 생성 회로(110)는 클락 신호(CLK), 톱니파 신호(SAW), 및 제1기준 신호(Verr)에 기초하여 PWM 신호(PWM)를 생성할 수 있다.

PWM 신호 생성 회로(110)는 클락 신호 생성 회로(112), 제1비교 신호 생성 회로(114), 및 PWM 신호 생성기(116)를 포함한다.

클락 신호 생성 회로(112)는 선택 신호(FSEL)의 레벨에 따라 서로 다른 주파수를 갖는 클락 신호(CLK)를 생성할 수 있다. 또한, 클락 신호 생성 회로(112)는 선택 신호(FSEL)의 레벨에 따라 서로 다른 주파수를 갖는 톱니파 신호(SAW)를 생성할 수 있다. 이때, 클락 신호(CLK)의 주파수와 톱니파 신호(SAW)의 주파수는 서로 동일할 수 있다. 클락 신호 생성 회로(112)의 상세한 동작은 도 2부터 도 6을 참조하여 상세히 설명될 것이다.

제1비교 신호 생성 회로(114)는 톱니파 신호(SAW)와 제1기준 신호(Verr)를 서로 비교하고, 비교 결과에 따라 제1비교 신호(PWM')를 생성할 수 있다.

예컨대, 제1비교 신호 생성 회로(114)는 전원 전압(Vdd)과 접지(Vss)의 전압을 동작 전압들로서 사용하는 비교기로 구현될 수 있다.

상기 비교기는 톱니파 신호(SAW)를 수신하는 제1입력 단자(예컨대, (+) 입력 단자)와, 제1기준 신호(Verr)를 수신하는 제2입력 단자(예컨대, (-) 입력 단자)와, 톱니파 신호(SAW)와 제1기준 신호(Verr)의 비교 결과에 따라 생성된 제1비교 신호 (PWM'), 예컨대 PWM 신호(PWM')를 출력하는 출력 단자를 포함할 수 있다.

PWM 신호 생성기(116)는 클락 신호(CLK)와 제1비교 신호(PWM')에 응답하여 PWM 신호(PWM)를 생성할 수 있다.

예컨대, PWM 신호 생성기(116)는 SR 래치 또는 SR 플립-플롭으로 구현될 수 있다. PWM 신호 생성기(116)는 클락 신호(CLK)를 셋(set) 신호로서 수신하는 셋 입력 단자(SET), 제1비교 신호(PWM')를 리셋(reset) 입력 신호로서 수신하는 리셋 입력 단자(RESET), 및 PWM 신호(PWM)를 출력하는 출력 단자(Q)를 포함할 수 있다.

제2비교 신호 생성 회로(120)는 제2회로(200), 예컨대 LC 저역 통과 필터로부터 출력된 DC 전압(Vout)과 제2기준 신호(Vref)를 비교하고, 비교 결과에 따라 제1비교 신호(Verr)를 출력할 수 있다.

예컨대, 제2비교 신호 생성 회로(120)는 제1저항(121), 비교기(122), 및 제2저항(123)을 포함한다.

제1저항(121)은 비교기(122)의 제2입력 단자(-)로 접속된다.

제2저항(123)은 비교기(122)의 제2입력 단자(-)와 비교기(122)의 출력 단자 사이에 접속된다.

비교기(122)는 제1입력 단자(+)로 입력되는 제2기준 신호(Vref)와 제2입력 단자(-)의 전압을 서로 비교하고, 비교 결과에 따라 제1기준 신호(Verr)를 출력한다.

제어 신호 생성기(130)는 PWM 신호(PWM)에 응답하여 넌-오버랩(non-overlap) 구간을 갖는 제어 신호들(PU와 PD)을 생성할 수 있다.

드라이버(140)는 제어 신호들(PU와 PD)에 응답하여 드라이빙 전류(IL), 예컨대 인덕터 전류를 제2회로(200)로 공급할 수 있다.

도 2는 도 1에 도시된 클락 신호 생성 회로의 블록도를 나타내고, 도 3은 도 1에 도시된 카운터의 회로도를 나타내고, 도 4는 도 1에 도시된 클락 신호 생성 회로의 파형들을 나타낸다.

도 1부터 도 4를 참조하면, 클락 신호 생성 회로(112)는 카운터(112-1), 마스크 회로(112-2), 및 클락 신호 생성기(112-3)를 포함한다.

카운터(112-1)와 클락 신호 생성기(112-3)는 로우 레벨을 갖는 인에이블 신호(EN)에 응답하여 초기화된다.

카운터(112-1)는 하이 레벨을 갖는 인에이블 신호 (EN)에 응답하여 카운트 동작(또는 초기 동작) 또는 카운트 정지 동작(또는 정상 동작)을 수행할 수 있다.

클락 신호 생성기(112-3)는 하이 레벨을 갖는 인에이블 신호(EN)와 선택 신호(FSEL)에 응답하여 클락 신호(CLK)와 톱니파 신호(SAW)를 생성할 수 있다.

카운터(112-1)는 마스크 회로(112-2)의 출력 신호(CLK')에 기초하여 카운트 동작과 카운트 정지 동작 중에서 어느 하나를 수행하고, 수행 결과에 따라 선택 신호(FSEL)를 출력할 수 있다.

카운터(112-1)는 도 3에 도시된 바와 같은 리플 카운터(ripple counter)로 구현될 수 있다. 설명의 편의를 위하여, 도 3과 도 4에서는 4-비트 리플 카운터의 구조와 입출력 신호의 파형도를 도시한다. 그러나, 카운터(112-1)는 N(N은 자연수)-비트 카운터로 구현될 수 있다.

4-비트 리플 카운터(112-1)의 각 JK플립-플롭은 마스크 회로(112-2)의 출력 신호(CLK')의 하강 에지에 응답하여 동작한다. 또한, 각 JK플립-플롭은 로우 레벨을 갖는 인에이블 신호(EN)에 응답하여 초기화된다.

마스크 회로(112-2)는 선택 신호(FSEL)의 레벨에 기초하여 클락 신호(CLK)의 전송을 제어할 수 있다. 따라서 마스크 회로(112-2)는 전송 제어 회로로도 불릴 수도 있다. 예컨대, 마스크 회로(112-2)는 OR 게이트로 구현될 수 있다.

도 2와 도 4에 도시된 바와 같이, 선택 신호(FSEL)가 로우 레벨(L)일 때, 마스크 회로(112-2)는 클락 신호(CLK)를 출력 신호(CLK')로서 카운터(112-1)로 전송한다. 따라서, 카운터(112-1)는 클락 신호(CLK=CLK')에 응답하여 카운트 동작 (count operation), 예컨대 4-비트 카운트 비트들(Q0~Q3)을 출력할 수 있다.

그러나, 선택 신호(FSEL)가 하이 레벨(H)일 때, 마스크 회로(112-2)는 하이 레벨을 갖는 신호를 출력 신호(CLK')로서 카운터(112-1)로 전송한다. 이때, 클락 신호(CLK)는 마스크(mask)되므로, 카운터(112-1)는 카운트 동작을 멈춘다. 이를 카운트 정지 동작 또는 정상 동작이라 한다.

도 4에 도시된 바와 같이 선택 신호(FSEL)는 4-비트 카운트 비트들(Q0~Q3) 중에서 MSB(most significant bit)일 수 있다.

클락 신호 생성기(112-3)는 선택 신호(FSEL)의 레벨에 응답하여 주파수를 가변하고, 가변된 주파수를 갖는 클락 신호(CLK)를 생성할 수 있다.

도 5는 도 1에 도시된 클락 신호 생성기의 회로도를 나타내고, 도 6은 도 5에 도시된 가변 전류 생성기의 회로도를 나타낸다.

도 1, 도 2, 도 4, 도 5, 및 도 6을 참조하면, 클락 신호 생성기(112-3)는 가변 전류 생성기(113-1)와 주파수 가변 회로(113-2)를 포함한다.

가변 전류 생성기(113-1)는 선택 신호(FSEL)의 레벨에 대응되는 전류(Idc)를 출력할 수 있다.

도 6에 도시된 바와 같이, 가변 전류 생성기(113-1)가 전류 원들(I1과 I2)과 스위치(SW)를 포함할 때, 스위치(SW)의 접속 여부에 따라 가변 전류 생성기(113-1)의 전류(Idc)는 변한다. 이때, 스위치(SW)의 접속은 선택 신호(FSEL)의 레벨에 따라 결정될 수 있다. 예컨대, 스위치(SW)가 NMOS 트랜지스터로 구현될 때, 스위치 (SW)는 하이 레벨을 갖는 선택 신호(FSEL)에 응답하여 접속된다.

주파수 가변 회로(113-2)는 가변 전류 생성기(113-1)로부터 출력된 전류 (Idc)와 커패시터(Cc)의 커패시턴스(C)에 기초하여 공진 주파수, 예컨대 클락 신호 (CLK)의 주파수와 톱니파 신호(SAW)의 주파수를 결정한다. 이때, 톱니파 신호(SAW)와 클락 신호(CLK)는 서로 연관된 신호이다.

주파수 가변 회로(113-2)는 커패시터(Cc), 비교기(113-3), 및 스위치(Nc)를 포함한다.

커패시터(Cc)는 가변 전류 생성기(113-1)의 출력 노드(ND)와 접지(Vss) 사이에 접속된다.

주파수 가변 회로(113-2)는 로우 레벨을 갖는 인에이블 신호(EN)에 응답하여 커패시터(Cc)에 충전된 전하들(charges)을 접지(Vss)로 방전할 수 있는 방전 회로(미도시)를 더 포함할 수 있다.

비교기(113-3)는 출력 노드(ND)의 톱니파 신호(SAW)와 제3기준 신호(Vs)를 서로 비교하고 비교 결과에 따라 클락 신호(CLK)를 출력한다. 톱니파 신호(SAW)는 제3기준 신호(Vs)의 범위 내에서 스윙(swing)할 수 있다.

스위치(Nc)는 클락 신호(CLK)에 응답하여 출력 노드(ND)와 접지(Vss) 사이의 접속을 제어한다. 이때, 스위치(Nc)는 NMOS 트랜지스터로 구현될 수 있다.

클락 신호 생성기(112-3)의 발진 주파수(oscillation frequency)는 전류 (Idc)와 커패시터(Cc)의 커패시턴스에 따라 결정된다.

즉, "Q=CV=it"라는 공식(fomula)에 따라, 발진 주파수(f), 즉 f=1/t= CV/Idc에 따라 결정된다. 이때, Q는 커패시터(Cc)에 충전되는 전하들을 나타내고, C는 커패시터(Cc)의 커패시턴스를 나타내고, i는 커패시터(Cc)로 공급되는 전류(Idc)를 나타낸다.

이때, 톱니파 신호(SAW)의 주파수와 클락 신호(CLK)의 주파수는 서로 동일하다.

도 4와 도 6을 참조하면, 스위치(SW)가 NMOS 트랜지스터로 구현되고, 선택 신호(FSEL=Q3)가 로우 레벨(L)일 때 가변 전류 생성기(113-1)에 흐르는 전류(Idc)는 선택 신호(FSEL=Q3)가 하이 레벨(H)일 때 가변 전류 생성기(113-1)에 흐르는 전류(Idc)보다 작다.

즉, 전류(Idc)가 증가함에 따라 주파수는 증가하고 주기는 감소한다.

선택 신호(FSEL=Q3)가 로우 레벨(L)일 때의 신호(CLK 및/또는 SAW)의 주기 (T1)는 선택 신호(FSEL=Q3)가 하이 레벨(H)일 때의 신호(CLK 및/또는 SAW)의 주기 (T2)보다 길다. 즉, 선택 신호(FSEL=Q3)가 로우 레벨(L)일 때의 신호(CLK 및/또는 SAW)의 주파수는 선택 신호(FSEL=Q3)가 하이 레벨(H)일 때의 신호(CLK 및/또는 SAW)의 주파수보다 낮다.

선택 신호(FSEL=Q3)가 로우 레벨(L)일 때, 즉 카운터(112-1)가 카운트 동작(또는 초기 동작)을 수행하는 동안, 클락 신호 생성기(112-3)는 제1주기(T1)를 갖는 신호(CLK 및 SAW)를 출력한다.

그러나, 선택 신호(FSEL=Q3)가 하이 레벨(H)일 때, 즉 카운터(112-1)가 카운트 정지 동작(또는 정상 동작)을 수행하는 동안, 클락 신호 생성기(112-3)는 제1주기(T1)보다 짧은 제2주기(T2)를 갖는 신호(CLK 및 SAW)를 출력한다.

제1주기(T1)를 갖는 톱니파 신호(SAW)의 상승 기울기(S1)는 제2주기(T2)를 갖는 톱니파 신호(SAW)의 상승 기울기(S1)보다 작다.

이때, 제1주기(T1)를 갖는 클락 신호(CLK)의 듀티 비(duty ratio 또는 duty cycle)와 제2주기(T2)를 갖는 클락 신호(CLK)의 듀티 비는 동일하다.

도 7은 도 1에 도시된 제어 신호 생성기와 드라이버의 회로도를 나타낸다.

도 7을 참조하면, 제어 신호 생성기(130)는 PWM 신호(PWM)에 응답하여 넌-오버랩 구간을 갖는 제어 신호들(PU와 PD)을 생성한다. 드라이버(140)는 제어 신호들 (PU와 PD)에 응답하여 드라이빙 전류(IL)를 LC 저역 통과 필터(200)로 공급한다.

제어 신호 생성기(130)와 드라이버(140)는 전원 전압(Vdd)과 접지 전압을 동작 전압들로서 사용한다.

제어 신호 생성기(130)는 인버터(130-1), 제1NOR 게이트(130-2), 제2NOR 게이트(130-3), 제1지연 체인(130-4), 제2지연 체인(130-5), 제1버퍼(130-6), 및 제2버퍼(130-7)를 포함한다.

인버터(130-1)는 PWM 신호(PWM)를 반전시킨다.

제1NOR 게이트(130-2)는 PWM 신호(PWM)와 제2지연 체인(130-5)의 출력 신호를 NOR 연산한다.

제2NOR 게이트(130-3)는 인버터(130-1)의 출력 신호와 제1지연 체인(130-4)의 출력 신호를 NOR 연산한다.

제1지연 체인(130-4)은 제1NOR 게이트(130-2)의 출력 신호를 지연시키고, 제2지연 체인(130-5)은 제2NOR 게이트(130-3)의 출력 신호를 지연시킨다.

예컨대, 각 지연 체인(130-4와 130-5)은 직렬로 접속된 짝수개의 인버터들을 포함한다.

제1버퍼(130-6)는 제1NOR 게이트(130-2)의 출력 신호를 버퍼링하여 제1제어 신호(PU)를 생성한다. 제2버퍼(130-7)는 제2NOR 게이트(130-3)의 출력 신호를 버퍼링하여 제2제어 신호(PD)를 생성한다.

제1제어 신호(PU)와 제2제어 신호(PD)는 서로 중첩(overlap)되지 않는다. 넌-오버랩 구간을 제외하면, 제1제어 신호(PU)와 제2제어 신호(PD)는 서로 상보적인 신호들(complementary signals)이다.

드라이버(140)는 전원 전압(Vdd)을 공급하는 전원 노드와 접지(Vss) 사이에 직렬로 접속된 풀-업 회로(P1)와 풀-다운 회로(N1)를 포함한다.

넌-오버랩 구간을 갖는 제어 신호들(PU와 PD)에 의해, 풀-업 회로(P1)와 풀-다운 회로(N1)는 동시에 턴-온 되지 않는다.

PMOS 트랜지스터로 구현된 풀-업 회로(P1)는 로우 레벨을 갖는 제1제어 신호 (PU)에 응답하여 전원 전압(Vdd)을 출력 노드로 공급한다. 또한, NMOS 트랜지스터 (N1)로 구현된 풀-다운 회로(N1)는 하이 레벨을 갖는 제2제어 신호(PD)에 응답하여 상기 출력 노드의 전압을 접지로 풀-다운한다.

도 8은 클락 신호의 주기에 따른 LC 저역 통과 필터의 인덕터에 누적되는 전류를 나타낸다.

도 8의 (a)를 참조하면, 카운터(112-1)와 마스크 회로(112-2)에 대응되는 구성 요소들을 포함하지 않는 종래의 클락 신호 생성 회로는 제2주기(T2)를 갖는 클락 신호와 톱니파 신호를 생성한다. 즉, 종래의 클락 신호 생성 회로는 동작 구간을 분리하지 않고 처음부터 끝까지 동일한 주기를 갖는 클락 신호와 펄스 폭 변조 신호를 생성한다. 따라서, LC 저역 통과 필터에 포함된 인덕터에 누적되는 인덕터 전류, 즉 드라이빙 전류(IL)의 누적량(AI1)은 크다.

그러나, 도 4와 도 8의 (b)에 도시된 바와 같이, 초기 동작 동안, 클락 신호 생성 회로(112)는 제2주기(T2)보다 짧은 제1주기(T1)를 갖는 클락 신호(CLK)와 톱니파 신호(SAW)를 생성한다. 따라서, LC 저역 통과 필터(200)에 포함된 인덕터(L)에 누적되는 인덕터 전류(IL)의 누적량(AI2)은 도 8의 (a)에 도시된 누적량(AI1)보다 상당히 작다.

설명의 편의를 위해, 도 8의 (b)에서 제1주기(T1)는 제2주기(T2)의 2배로 도시한다.

신호 생성 회로(10), 예컨대 스위칭 컨버터에서 인덕터(L)의 전류 누적 현상은 상기 스위칭 컨버터의 초기 동작 동안, 예컨대 클락 신호(CLK)의 수십 사이클 이내에 발생한다.

따라서, 도 4에 도시된 바와 같이, 초기 동작 동안에서의 클락 신호(CLK)의 제1주기(T1)를 정상 동작 동안에서의 클락 신호(CLK)의 제2주기(T2)보다 길게 하면, 인덕터(L)의 전류 누적 현상은 감소할 수 있다.

도 9는 도 1에 도시된 신호 생성 회로의 구현 예를 나타낸다.

도 9를 참조하면, PCB로 구현된 신호 생성 회로(10)는 제1회로(100), 제2회로(200), 및 제3회로(220)를 포함한다.

제3회로(220)는 제2회로(200)의 출력 신호(Vout), 예컨대 DC 전압을 사용할 수 있는 장치를 포함한다. 제3회로(300)는 CPU(central processing unit) 또는 프로세서(processor) 일 수 있으나 이에 한정되는 것은 아니다.

도 10은 도 1에 도시된 신호 생성 회로를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

도 1부터 도 10을 참조하면, 데이터 처리 시스템(300)은 프로세서(310), 신호 생성 회로(10), 저장 장치(320), 메모리(330), 입출력 포트들(340), 확장 카드 (350), 네트워크 장치(360), 및 디스플레이(370)를 포함한다. 실시 예에 따라. 데이터 처리 시스템(300)은 카메라 모듈(880)을 더 포함할 수 있다.

도 10에서는 프로세서(310)와 신호 생성 회로(10)가 서로 분리되어 도시되어 있으나, 실시 예에 따라 신호 생성 회로(10)는 프로세서(310)의 일부로서 구현될 수 있다.

프로세서(310)는 IC 또는 SoC(system on chip)로 구현될 수 있다. 또한 프로세서(310)는 멀티-코어 프로세서일 수 있다.

프로세서(310)는 구성 요소들(elements; 310~380) 중에서 적어도 하나의 동작을 제어할 수 있다.

신호 생성 회로(10)는 구성 요소들(310~380) 중에서 적어도 하나로 동작 전압(Vout)을 공급할 수 있다.

저장 장치(320)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.

메모리(330)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(330)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(310)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(310)와 메모리(330) 사이에 구현될 수 있다.

입출력 포트들(340)은 데이터 저장 장치(320 또는 330)로 데이터를 전송하거나 또는 데이터 저장 장치(320 또는 330)로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(340)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB(universal serial bus) 드라이브를 접속하기 위한 포트일 수 있다.

확장 카드(350)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(350)는 SIM (Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.

네트워크 장치(360)는 데이터 처리 시스템(300)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.

디스플레이(370)는 저장 장치(320), 메모리(330), 입출력 포트들(340), 확장 카드(350), 또는 네트워크 장치(360)로부터 출력된 데이터를 디스플레이할 수 있다.

카메라 모듈(380)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(380)로부터 출력된 전기적인 이미지는 저장 장치(320), 메모리(330), 또는 확장 카드(350)에 저장될 수 있다. 또한, 카메라 모듈 (380)로부터 출력된 전기적인 이미지는 디스플레이(270)를 통하여 디스플레이될 수 있다.

데이터 처리 시스템(300)은 휴대용 장치로 구현될 수 있다.

휴대용 장치(400)는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP (portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

도 11은 도 1에 도시된 신호 생성 회로의 동작을 설명하기 위한 플로우차트이다.

도 11을 참조하면, 신호 생성 회로(10)는 초기 동작 동안, 즉 선택 신호 (FSEL)가 로우 레벨일 때, 각각이 제1주파수를 갖는 클락 신호(CLK)와 톱니파 신호 (SAW)를 이용하여 제1PWM 신호(PWM)를 생성한다(S110).

신호 생성 회로(10)는 제1PWM 신호(PWM)에 기초하여 생성된 제1전류(IL)를 LC 저역 통과 필터(200)를 이용하여 제1DC 전압(Vout)으로 변경한다.

신호 생성 회로(10)는 정상 동작 동안, 즉 선택 신호(FSEL)가 하이 레벨일 때, 각각이 제2주파수를 갖는 클락 신호(CLK)와 톱니파 신호(SAW)를 이용하여 제2PWM 신호(PWM)를 생성한다(S120).

신호 생성 회로(10)는 제2PWM 신호(PWM)에 기초하여 생성된 제2전류(IL)를 LC 저역 통과 필터(200)를 이용하여 제2DC 전압(Vout)으로 변경한다.

도 9에 도시된 바와 같이, LC 저역 통과 필터(200)로부터 출력된 제1DC 전압 (Vout) 및/또는 제2DC 전압(Vout)은 제3회로(220)로 공급될 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10; 신호 생성 회로
100; 제1회로
110; 펄스 폭 변조 신호 생성 회로
112; 클락 신호 생성 회로
112-1; 카운터
112-2; 마스크 회로
112-3; 클락 신호 생성기
114; 제1비교 신호 생성 회로
116; 펄스 폭 변조 신호 생성기
120; 제2비교 신호 생성 회로
130; 제어 신호 생성 회로
140; 드라이버
200; 제2회로
220; 제3회로

Claims

선택 신호에 기초하여 클락 신호의 주파수를 가변하고 가변된 주파수를 갖는 클락 신호를 생성하는 클락 신호 생성기;
상기 선택 신호에 기초하여 상기 가변된 주파수를 갖는 클락 신호의 전송을 제어하는 전송 제어 회로; 및
상기 전송 제어 회로의 출력 신호에 기초하여 카운트 동작과 카운트 정지 동작 중에서 어느 하나를 수행하고, 수행 결과에 따라 상기 선택 신호를 출력하는 카운터를 포함하는 신호 생성 회로.
제1항에 있어서,
상기 카운터가 상기 전송 제어 회로의 상기 출력 신호에 응답하여 상기 카운트 동작을 수행할 때,
상기 카운터는 카운트 비트들 중에서 MSB(most significant bit)를 상기 선택 신호로서 출력하는 신호 생성 회로.
제1항에 있어서, 상기 카운터는,
상기 전송 제어 회로의 상기 출력 신호에 응답하여 상기 카운트 동작을 수행하고,
상기 전송 제어 회로의 상기 출력 신호가 DC 신호일 때 상기 DC 신호에 응답하여 상기 카운트 정지 동작을 수행하는 신호 생성 회로.
제1항에 있어서,
상기 카운트 동작 동안에 생성된 상기 가변된 주파수를 갖는 클락 신호의 주파수는 상기 카운트 정지 동작 동안에 생성된 상기 클락 신호의 주파수보다 낮은 신호 생성 회로.
제1항에 있어서, 상기 클락 신호 생성기는,
상기 선택 신호의 레벨에 대응되는 전류를 출력하는 가변 전류 생성기; 및
상기 전류와 커패시턴스에 기초하여, 상기 가변된 주파수를 갖는 클락 신호와 상기 가변된 주파수를 갖는 톱니파 신호를 생성하는 주파수 가변 회로를 포함하는 신호 생성 회로.
제5항에 있어서, 상기 주파수 가변 회로는,
상기 가변 전류 생성기의 출력 노드와 접지 사이에 접속되고, 상기 커패시턴스를 갖는 커패시터;
기준 신호와 상기 출력 노드의 상기 톱니파 신호를 비교하여 상기 가변된 주파수를 갖는 클락 신호를 출력하는 비교기; 및
상기 가변된 주파수를 갖는 클락 신호에 응답하여 상기 출력 노드와 상기 접지 사이의 접속을 제어하는 스위치를 포함하는 신호 생성 회로.
제5항에 있어서, 상기 신호 생성 회로는,
상기 톱니파 신호와 제1기준 신호의 비교 결과에 따라 제1비교 신호를 생성하는 제1비교 신호 생성 회로; 및
상기 가변된 주파수를 갖는 클락 신호와 상기 제1비교 신호에 응답하여 펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성기를 더 포함하는 신호 생성 회로.
제7항에 있어서, 상기 신호 생성 회로는,
상기 펄스 폭 변조 신호에 응답하여 넌-오버랩 구간을 갖는 제어 신호들을 생성하는 제어 신호 생성기;
상기 제어 신호들에 응답하여 드라이빙 전류를 생성하는 드라이버;
상기 드라이버의 출력 단자에 접속된 LC 저역 통과 필터; 및
상기 저역 통과 필터의 출력 신호와 제2기준 신호를 비교하고 비교 결과에 따라 상기 제1기준 신호를 출력하는 제2비교 신호 생성 회로를 더 포함하는 신호 생성 회로.
제8항에 있어서,
상기 신호 생성 회로는 DC-DC 컨버터인 신호 생성 회로.
카운터에 의해 생성된 카운트 비트들 중의 MSB(most significant bit)가 변경될 때까지, 각각이 제1주파수를 갖는 클락 신호와 톱니파 신호를 이용하여 제1펄스 폭 변조 신호를 생성하는 단계;
상기 제1펄스 폭 변조 신호에 기초하여 생성된 제1전류를 LC 저역 통과 필터를 이용하여 제1DC 전압으로 변경하는 단계;
상기 MSB가 변경된 후, 각각이 제2주파수를 갖는 상기 클락 신호와 상기 톱니파 신호를 이용하여 제2펄스 폭 변조 신호를 생성하는 단계; 및
상기 제2펄스 폭 변조 신호에 기초하여 생성된 제2전류를 상기 LC 저역 통과 필터를 이용하여 제2DC 전압으로 변경하는 단계를 포함하는 신호 생성 회로의 동작 방법.
제10항에 있어서,
상기 제1주파수는 상기 제2주파수보다 낮은 신호 생성 회로의 동작 방법.
제10항에 있어서,
변경된 상기 MSB에 기초하여 전류 원의 전류를 변경하는 단계; 및
상기 전류 원의 일단에 연결된 커패시터의 커패시턴스와 상기 전류에 기초하여 상기 제1주파수를 상기 제2주파수로 변경하는 단계를 더 포함하는 신호 생성 회로의 동작 방법.
제10항에 있어서,
상기 제2DC 전압을 프로세서로 공급하는 단계를 더 포함하는 신호 생성 회로의 동작 방법.
출력 신호를 생성하는 신호 생성 회로는,
초기 동작 동안에는 제1펄스 폭 변조 신호를 생성하고, 상기 초기 동작 다음에 수행되는 정상 동작 동안에는 제2펄스 폭 변조 신호를 생성하는 펄스 폭 변조 신호 생성기;
상기 제1펄스 폭 변조 신호 또는 상기 제2펄스 폭 변조 신호에 응답하여 상기 출력 신호를 생성하기 위한 드라이빙 전류를 생성하는 드라이버;
클락 신호와 톱니파 신호를 생성하는 클락 신호 생성기; 및
상기 출력 신호에 기초하여 생성된 기준 신호, 및 상기 톱니파 신호를 비교하여 제1비교 신호를 생성하는 제1비교 신호 생성 회로를 포함하고,
상기 펄스 폭 변조 신호 생성기는 상기 클락 신호와 상기 제1비교 신호를 이용하여 상기 제1펄스 폭 변조 신호 또는 상기 제2펄스 폭 변조 신호를 생성하고,
상기 클락 신호 생성기는 상기 초기 동작 동안에는 제1주기를 갖는 상기 톱니파 신호를 생성하고 상기 정상 동작 동안에는 제2주기를 갖는 상기 톱니파 신호를 생성하고,
상기 제2주기는 상기 제1주기보다 짧고,
상기 초기 동작 동안의 상기 드라이빙 전류는 상기 정상 동작 동안에 비해 감소하는 신호 생성 회로.
제14항에 있어서,
상기 클락 신호를 수신하고 상기 초기 동작 동안에는 상기 클락 신호를 출력 신호로서 출력하고 상기 정상 동작 동안에는 하이 레벨을 갖는 신호를 상기 출력 신호로서 출력하는 마스크 회로; 및
상기 마스크 회로로부터 출력된 상기 출력 신호에 기초하여 카운트 동작과 카운트 정지 동작 중에서 어느 하나를 수행하는 카운터를 더 포함하는 신호 생성 회로.
제15항에 있어서, 상기 클락 신호 생성기는,
상기 카운트 동작과 상기 카운트 정지 동작 중에서 상기 어느 하나의 수행을 지시하는 상기 카운터로부터 출력된 선택 신호의 레벨에 대응되는 전류를 출력하는 가변 전류 생성기; 및
상기 가변 전류 생성기의 일단에 연결된 커패시터의 커패시턴스 및 상기 전류에 기초하여 상기 클락 신호와 상기 톱니파 신호를 생성하는 주파수 가변 회로를 포함하는 신호 생성 회로.
제16항에 있어서, 상기 주파수 가변 회로는,
상기 가변 전류 생성기의 출력 노드와 접지 사이에 접속되고, 상기 커패시턴스를 갖는 커패시터;
기준 신호와 상기 출력 노드의 상기 톱니파 신호를 비교하여 상기 클락 신호를 출력하는 비교기; 및
상기 클락 신호에 응답하여 상기 출력 노드와 상기 접지 사이의 접속을 제어하는 스위치를 포함하는 신호 생성 회로.