CN116505749B - 具有防止误触发进入测试模式的减压式变换电路及芯片 - Google Patents

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Abstract

一种具有防止误触发进入测试模式的减压式变换电路及芯片，减压式变换电路包括：测试模式判断模块，根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块；计时模块，响应于计时时长至时长阈值，向计数模块发送定期清零信号；计数模块，若测试信号的脉冲计数小于脉冲个数阈值时接收到定期清零信号，则对当前计数进行清零；若接收到定期清零信号之前，计数数值达到脉冲个数阈值，则向减压式变换模块输出有效测试信号；减压式变换模块，响应于接收到有效测试信号和使能信号，进入测试模式。由此，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。

Description

具有防止误触发进入测试模式的减压式变换电路及芯片
技术领域
本申请涉及集成电路技术领域，特别是涉及一种具有防止误触发进入测试模式的减压式变换电路及芯片。
背景技术
减压式变换电路（BUCK电路）是直流到直流的降压电路。现有技术中，在对减压式变换电路进行测试（如芯片的死区时间测试）时，需要用到其FB（反馈）引脚和EN（使能）引脚，即测试时需断开FB引脚和EN引脚，通过EN引脚接入测试信号，并在FB引脚强制加电源电压。
然而，采用这种测试模式技术，不仅容易因杂波干扰，如EN引脚耦合开关纹波，导致误触发进入测试模式，而且测试过程中反馈环路在极端状态下工作，严重影响测试的准确度。
发明内容
为了解决现有技术中存在的至少一个问题，本申请的目的在于提供具有防止误触发进入测试模式的减压式变换电路及芯片，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。此外，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
为实现上述目的，本申请提供的具有防止误触发进入测试模式的减压式变换电路，包括：
测试模式判断模块，被配置为根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块；
计时模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向计数模块发送定期清零信号；
计数模块，被配置为对接收到的所述测试信号进行脉冲计数；若计数数值小于脉冲个数阈值时接收到所述定期清零信号，则对当前计数进行清零；若接收到所述定期清零信号之前，计数数值达到脉冲个数阈值，则向所述减压式变换模块输出有效测试信号；
减压式变换模块，被配置为响应于接收到所述有效测试信号、所述使能信号，进入测试模式。
进一步地，所述计时模块，包括：
第一非门，其输入端连接时钟信号端；其输出端连接计时D触发器组中首端的计时D触发器的时钟输入端；以及，
计时D触发器组，包括多个依次耦接的计时D触发器；其中，
首端的计时D触发器，其时钟输入端用于输入第一时钟信号；其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；
非首端且非尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；
尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端连接所述计数模块，用于向所述计数模块输出所述定期清零信号；其反相输出端连接其信号输入端。
更进一步地，所述计数模块，包括：
与非门，其第一输入端连接所述计时模块的输出端，用于接收所述定期清零信号；其第二输入端用于输入所述使能信号；其输出端连接第二非门的输入端；
第二非门，其输出端连接计数D触发器组中计数D触发器的使能输入端；以及，
计数D触发器组，包括多个依次耦接的计数D触发器；其中，
首端的计数D触发器，其时钟输入端连接所述测试模式判断模块的测试信号输出端，用于输入所述测试信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；
非首端且非尾端的计时D触发器，其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；
尾端的计时D触发器，其正相输出端作为所述计数模块的输出端，用于向所述减压式变换模块输出所述有效测试信号；其反相输出端连接其信号输入端。
更进一步地，还包括缓冲器；所述缓冲器包括：
第三非门，其输入端连接所述测试模式判断模块的使能信号输出端；其输出端连接第四非门的输入端；
第四非门，其输出端连接所述计时D触发器的使能输入端，并连接所述与非门的第二输入端。
进一步地，所述测试模式判断模块，包括：
使能信号生成模块，被配置为根据脉冲信号，生成使能信号，以向所述减压式变换电路的减压式变换模块、计时模块和计数模块提供使能；
测试信号解析模块，被配置为根据所述脉冲信号，解析出测试信号，并发送至所述计数模块。
进一步地，所述减压式变换模块，包括：
低压降稳压单元，被配置为接收所述使能信号，分别向时钟发生单元、调制单元和驱动单元供电；
时钟发生单元，被配置为生成第二时钟信号，并发送至采样单元和所述调制单元；
采样单元，被配置为根据所述第二时钟信号和MOS管驱动信号生成电流采样信号和反馈信号，并发送至所述调制单元；
调制单元，被配置为根据所述第二时钟信号、所述电流采样信号、所述反馈信号和所述有效测试信号生成高边控制信号和低边控制信号，并发送至驱动单元；
驱动单元，被配置为根据所述高边控制信号、所述低边控制信号和电感电压信号生成所述MOS管驱动信号，发送至所述采样单元，以对所述采样单元中的MOS管进行驱动控制。
更进一步地，所述调制单元，包括：
误差放大器，用于根据参考电压和反馈信号，生成误差放大信号，发送至比较器；
比较器，用于根据所述误差放大信号和所述电流采样信号，生成比较信号，发送至脉冲宽度调制器；
脉冲宽度调制器，用于根据所述第二时钟信号、所述比较信号和所述有效测试信号，生成高边控制信号和低边控制信号，发送至所述驱动单元。
进一步地，所述驱动单元，包括：
高边驱动模块，用于根据所述高边控制信号和所述电感电压信号，生成第一MOS管驱动信号和第二MOS管驱动信号，发送至所述采样单元；
低边驱动模块，用于根据所述低边控制信号生成第三MOS管驱动信号，发送至所述采样单元。
进一步地，所述采样单元，包括：
采样电阻，其一端连接电源电压；其另一端连接第一MOS管的漏极；
电流感测和补偿模块，用于根据所述第二时钟信号和所述采样电阻两端的采集电流，生成所述电流采样信号，并发送至所述调制单元；
第一MOS管，其栅极连接所述驱动单元的第一MOS管驱动信号输出端；其与第二MOS管共源极，并连接所述驱动单元的电感电压信号输入端和续流电感的一端；
第二MOS管，其栅极连接所述驱动单元的第二MOS管驱动信号输出端；其漏极连接所述电源电压；
第三MOS管，其栅极连接所述驱动单元的第三MOS管驱动信号输出端；其漏极连接所述第二MOS管的源极，其源极接地；
续流电感，其另一端连接所述减压式变换模块的输出端；
滤波电容，其一端连接所述减压式变换模块的输出端；其另一端接地；
第一电阻，其一端连接所述减压式变换模块的输出端；另一端连接所述调制单元的反馈信号输入端，并通过第二电阻接地；
第二电阻。
为实现上述目的，本申请还提供的芯片，包括如上所述的具有防止误触发进入测试模式的减压式变换电路。
本申请的具有防止误触发进入测试模式的减压式变换电路及芯片，通过测试模式判断模块根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块，并通过计时模块接收到使能信号时开始计时，响应于计时时长至时长阈值，向计数模块发送定期清零信号，以及通过计数模块对接收到的测试信号进行脉冲计数，若计数数值小于脉冲个数阈值时接收到定期清零信号，则对当前计数进行清零，若接收到定期清零信号之前，计数数值达到脉冲个数阈值，则向减压式变换模块输出有效测试信号，并通过减压式变换模块响应于接收到有效测试信号，进入测试模式。由此，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。此外，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。
附图说明
附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为根据本申请实施例的具有防止误触发进入测试模式的减压式变换电路结构示意图；
图2为根据本申请实施例的脉冲信号波形图；
图3为根据本申请实施例的杂波信号和定期清零信号波形图；
图4为根据本申请实施例的信号生成模块结构示意图；
图5为根据本申请实施例的减压式变换电路结构示意图；
图6为根据本申请实施例的芯片结构框图；
图7为根据本申请实施例的芯片应用电路结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本申请中提及的“第一”、“第二”等概念仅用于对不同的装置、模块、单元或数据进行区分，并非用于限定这些装置、模块、单元或数据所执行的功能的顺序或者相互依存关系。
需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
下面，将参考附图详细地说明本申请的实施例。
图1为根据本申请实施例的具有防止误触发进入测试模式的减压式变换电路结构示意图，如图1所示，该减压式变换电路100，包括信号生成模块20和减压式变换模块30。
其中，信号生成模块20，被配置为根据脉冲信号源10输出的脉冲信号，生成使能信号，并解析出有效测试信号eff，将使能信号和有效测试信号eff发送至减压式变换模块30。减压式变换模块30，被配置为响应于接收到有效测试信号eff和使能信号，进入测试模式。
信号生成模块20，包括测试模式判断模块21、计时模块22和计数模块23。
测试模式判断模块21，被配置为根据来自外部的脉冲信号，生成测试信号发送给计数模块23，并生成使能信号分别发送给计时模块22、计数模块23和减压式变换模块30。
计时模块22，被配置为接收到使能信号时开始计时；响应于计时时长至时长阈值，向计数模块23发送定期清零信号reg。
计数模块23，被配置为对接收到的测试信号进行脉冲计数；若计数数值小于脉冲个数阈值时接收到定期清零信号reg，则对当前计数进行清零；若接收到定期清零信号reg之前，计数数值达到脉冲个数阈值，则向减压式变换模块30输出有效测试信号eff。
本申请实施例的具有防止误触发进入测试模式的减压式变换电路工作原理在于：
一方面，外部脉冲信号源10向测试模式判断模块21输出的脉冲信号，如图2所示。该脉冲信号的低电平V1和高电平V2均高于测试模式判断模块21的使能开启最低电压VEN，使得测试模式判断模块21能够根据该脉冲信号生成高电平使能信号，向计时模块22、计数模块23和减压式变换模块30提供使能。同时，测试模式判断模块21通过该脉冲信号解析出测试信号，用于触发减压式变换电路100进入测试模式并进行测试。由此，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
另一方面，由于减压式变换电路100容易被杂波等干扰信号误触发进入测试模式，本实施例中的测试信号并没有直接输入至减压式变换模块30，而是先通过计时模块22和计数模块23确定输入的信号是否为有效测试信号eff。若是有效测试信号eff，则触发进入测试模式，并基于该有效测试信号eff进行测试；若不是有效测试信号eff，则自动清除该杂波信号，以防止误触发进入测试模式。
具体地，为防止杂波信号误触发，计时模块22在接收到使能信号时开始计时，当计时时长达到时长阈值时，向计数模块23发送定期清零信号reg。而计数模块23对接收到的信号进行脉冲计数，若计数数值小于脉冲个数阈值时接收到定期清零信号reg，则对当前计数进行清零，如图3所示；若接收到定期清零信号reg之前，计数数值达到脉冲个数阈值，则向减压式变换电路100输出有效测试信号eff，以触发进入测试模式，并基于该有效测试信号eff进行测试。
在具体示例中，时长阈值可以为8192ms，脉冲个数阈值可以为512个。也就是说，若计数模块23接收到512个脉冲时，还未达到8192ms，则触发减压式变换电路100进入测试模式，并基于该有效测试信号eff进行测试；若计数模块23在8192ms内接收到的脉冲个数少于512，则对当前脉冲计数进行清零，不触发进入测试模式。由此，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。
图4为根据本申请实施例的信号生成模块结构示意图，如图4所示，本申请实施例的信号生成模块20，包括：测试模式判断模块21、计时模块22、计数模块23，以及缓冲器24，其中，
计时模块22，包括：第一非门N1和计时D触发器组。
第一非门N1，其输入端连接时钟信号端clk_osc；其输出端连接计时D触发器组中首端的计时D触发器的时钟输入端。
计时D触发器组，包括多个依次耦接的计时D触发器D1。具体示例中，可以是13个依次耦接的计时D触发器D1，使得时长阈值为8192ms。
计时D触发器组中首端的计时D触发器D1，其时钟输入端用于输入第一非门N1的输出的第一时钟信号；其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端D，并连接下一个计时D触发器的时钟输入端；其接电端连接电源电压VDD。
计时D触发器组中非首端且非尾端的计时D触发器D1，其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端D，并连接下一个计时D触发器的时钟输入端；其接电端连接电源电压VDD。
计时D触发器组中尾端的计时D触发器D1，其使能输入端用于输入所述使能信号；其正相输出端连接所述计数模块，用于向所述计数模块输出所述定期清零信号reg；其反相输出端连接其信号输入端D；其接电端连接电源电压VDD。
计数模块23，包括：与非门NAND、第二非门N2和计数D触发器组。
与非门NAND，其第一输入端连接计时模块22的输出端，用于接收定期清零信号reg；其第二输入端用于输入使能信号；其输出端连接第二非门N2的输入端。
第二非门N2，其输出端连接计数D触发器组中计数D触发器D2的使能输入端。
计数D触发器组，包括多个依次耦接的计数D触发器D2。具体示例中，可以是9个依次耦接的计数D触发器D2，使得脉冲个数阈值为512个。
其中，计数D触发器组中首端的计数D触发器D2，其时钟输入端连接测试模式判断模块21的测试信号输出端，用于输入测试信号；其接电端连接电源电压VDD；其正相输出端Q悬空；其反相输出端连接其信号输入端D，并连接下一个计数D触发器D2的时钟输入端。
计数D触发器组中非首端且非尾端的计时D触发器D2，其接电端连接电源电压VDD；其正相输出端Q悬空；其反相输出端连接其信号输入端D，并连接下一个计数D触发器D2的时钟输入端。
计数D触发器组中尾端的计时D触发器D2，其接电端连接电源电压VDD；其正相输出端Q作为计数模块23的输出端，用于向减压式变换模块30输出有效测试信号eff；其反相输出端连接其信号输入端D。
进一步地，信号生成模块20还包括缓冲器24。缓冲器24，包括：第三非门N3和第四非门N4。
第三非门N3，其输入端连接测试模式判断模块21的使能信号输出端，用于输入使能信号；其输出端连接第四非门N4的输入端。
第四非门N4，其输出端连接计时D触发器D2的使能输入端，并连接与非门NAND的第二输入端。
本申请实施例中，测试模式判断模块21，包括：使能信号生成模块211和测试信号解析模块212。
使能信号生成模块211，被配置为根据脉冲信号，生成使能信号，以向减压式变换电路100的减压式变换模块30、计时模块22和计数模块23提供使能。具体地，使能信号生成模块211的使能开启最低电压低于脉冲信号的低电平，能够根据脉冲信号生成高电平使能信号（如5V），来向减压式变换模块30、计时模块22和计数模块23提供使能。在具体示例中，参考图2所示，该脉冲信号的低电平V1（如8V）和高电平V2（如16V）均高于使能信号生成模块的使能开启最低电压（如1.2V），使得使能信号生成模块能够生成高电平使能信号。
测试信号解析模块212，被配置为根据脉冲信号，解析出测试信号，并发送至计数模块23。具体地，通过测试信号解析模块212根据脉冲信号解析出测试信号，来向减压式变换电路100提供脉冲开关的测试信号（其低电平为0V，高电平可以为5V），在具体示例中，可以通过该测试信号，触发进入测试模式，来测试芯片的死区时间。
图5为根据本申请的减压式变换电路结构示意图，如图5所示，本申请的减压式变换电路100中的减压式变换模块30，包括：低压降稳压单元31、时钟发生单元32、采样单元33、调制单元34，以及驱动单元35，其中，
低压降稳压单元31，被配置为接收使能信号，分别向时钟发生单元32、调制单元34和驱动单元35供电。
时钟发生单元32，被配置为生成第二时钟信号，并发送至采样单元33和调制单元34。
采样单元33，被配置为根据第二时钟信号和MOS管驱动信号生成电流采样信号和反馈信号，并发送至调制单元34。
调制单元34，被配置为根据第二时钟信号、电流采样信号、反馈信号和有效测试信号eff生成高边控制信号Gh和低边控制信号Gl，并发送至驱动单元35。
驱动单元35，被配置为根据高边控制信号、低边控制信号和电感电压信号LX生成MOS管驱动信号，发送至采样单元33，以对采样单元33中的MOS管进行驱动控制。
进一步地，调制单元34，包括：误差放大器341、比较器342和脉冲宽度调制器343。
误差放大器341，用于根据参考电压Vref和反馈信号，生成误差放大信号，发送至比较器342。
比较器342，用于根据误差放大信号和电流采样信号，生成比较信号，发送至脉冲宽度调制器343。
脉冲宽度调制器343，用于根据第二时钟信号、比较信号和有效测试信号eff，生成高边控制信号Gh和低边控制信号Gl，发送至驱动单元35。
本申请实施例中，驱动单元35，包括：高边驱动模块351和低边驱动模块352。
高边驱动模块351，用于根据高边控制信号Gh和电感电压信号LX，生成第一MOS管驱动信号和第二MOS管驱动信号，发送至采样单元33。
低边驱动模块352，用于根据低边控制信号Gl生成第三MOS管驱动信号，发送至采样单元33。
本申请实施例中，采样单元33，包括：采样电阻R3、电流感测和补偿模块331、第一MOS管Mn1、第二MOS管Mn2、第三MOS管Mn3、续流电感L1、滤波电容C1、第一电阻R1和第二电阻R2。
采样电阻R3，其一端连接电源电压VDD；其另一端连接第一MOS管Mn1的漏极。
电流感测和补偿模块331，用于根据第二时钟信号和采样电阻R3两端的采集电流，生成电流采样信号，并发送至调制单元34。
第一MOS管Mn1，其栅极连接驱动单元35的第一MOS管驱动信号输出端；其与第二MOS管Mn2共源极，二者的源极连接驱动单元35的电感电压信号输入端和续流电感L1的一端。
第二MOS管Mn2，其栅极连接驱动单元35的第二MOS管驱动信号输出端；其漏极连接电源电压VDD。
第三MOS管Mn3，其栅极连接驱动单元35的第三MOS管驱动信号输出端；其漏极连接第二MOS管Mn2的源极，其源极接地。
续流电感L1，其另一端连接减压式变换模块30的输出端Vout1。
滤波电容C1，其一端连接减压式变换模块30的输出端Vout1；其另一端接地。
第一电阻R1，其一端连接减压式变换模块30的输出端Vout1；另一端连接调制单元34的反馈信号输入端，并通过第二电阻R2接地。
综上所述，根据本申请实施例的使能电路，通过测试模式判断模块根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块，并通过计时模块接收到使能信号时开始计时，响应于计时时长至时长阈值，向计数模块发送定期清零信号，以及通过计数模块对接收到的测试信号进行脉冲计数，若计数数值小于脉冲个数阈值时接收到定期清零信号，则对当前计数进行清零，若接收到定期清零信号之前，计数数值达到脉冲个数阈值，则向减压式变换模块输出有效测试信号，并通过减压式变换模块响应于接收到有效测试信号，进入测试模式。由此，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。此外，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
图6为根据本申请实施例的芯片结构框图，如图6所示，芯片1000包括上述实施例的具有防止误触发进入测试模式的减压式变换电路100。
图7为根据本申请实施例的芯片应用电路结构示意图，如图7所示，芯片1000包括EN（使能）引脚、IN（输入）引脚、SS（软启动）引脚、GND（接地）引脚、BS（自升压）引脚、SW（转换）引脚、FB（反馈）引脚和COMP（补偿）引脚。
在芯片应用电路2000中，芯片1000的EN引脚通过脉冲信号源10接地；IN引脚连接芯片应用电路2000的输入端INPUT，并滤波电容C2通过接地，滤波电容C2用于滤除电源信号的杂波；SS引脚通过软启动电容C3接地；GND引脚接地；BS引脚通过自举电容C4连接SW引脚；SW引脚通过输出滤波电感L2连接输出端OUTPUT；FB引脚通过第一反馈电阻R4连接输出端OUTPUT，并通过第二反馈电阻R5接地；输出滤波电容C5的一端连接输出端OUTPUT，另一端接地；COMP引脚依次通过环路补偿电容C6和环路补偿电阻R6接地。
根据本申请实施例的芯片应用电路，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。此外，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
需要指出的是，上述所提到的具体数值只为了作为示例详细说明本申请的实施，而不应理解为对本申请的限制。在其它例子或实施方式或实施例中，可根据本申请来选择其它数值，在此不作具体限定。
本领域普通技术人员可以理解：以上仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种具有防止误触发进入测试模式的减压式变换电路，其特征在于，包括：
测试模式判断模块，被配置为根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、所述计数模块和减压式变换模块；
计时模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向计数模块发送定期清零信号；
计数模块，被配置为对接收到的所述测试信号进行脉冲计数；若计数数值小于脉冲个数阈值时接收到所述定期清零信号，则对当前计数进行清零；若接收到所述定期清零信号之前，计数数值达到脉冲个数阈值，则向所述减压式变换模块输出有效测试信号；
减压式变换模块，被配置为响应于接收到所述有效测试信号、所述使能信号，进入测试模式。
2.根据权利要求1所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述计时模块，包括：
第一非门，其输入端连接时钟信号端；其输出端连接计时D触发器组中首端的计时D触发器的时钟输入端；以及，
计时D触发器组，包括多个依次耦接的计时D触发器；其中，
首端的计时D触发器，其时钟输入端用于输入第一时钟信号；其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；
非首端且非尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；
尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端连接所述计数模块，用于向所述计数模块输出所述定期清零信号；其反相输出端连接其信号输入端。
3.根据权利要求2所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述计数模块，包括：
与非门，其第一输入端连接所述计时模块的输出端，用于接收所述定期清零信号；其第二输入端用于输入所述使能信号；其输出端连接第二非门的输入端；
第二非门，其输出端连接计数D触发器组中计数D触发器的使能输入端；以及，
计数D触发器组，包括多个依次耦接的计数D触发器；其中，
首端的计数D触发器，其时钟输入端连接所述测试模式判断模块的测试信号输出端，用于输入所述测试信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；
非首端且非尾端的计时D触发器，其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；
尾端的计时D触发器，其正相输出端作为所述计数模块的输出端，用于向所述减压式变换模块输出所述有效测试信号；其反相输出端连接其信号输入端。
4.根据权利要求3所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，还包括缓冲器；所述缓冲器包括：
第三非门，其输入端连接所述测试模式判断模块的使能信号输出端；其输出端连接第四非门的输入端；
第四非门，其输出端连接所述计时D触发器的使能输入端，并连接所述与非门的第二输入端。
5.根据权利要求1所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述测试模式判断模块，包括：
使能信号生成模块，被配置为根据脉冲信号，生成使能信号，以向所述减压式变换电路的减压式变换模块、计时模块和计数模块提供使能；
测试信号解析模块，被配置为根据所述脉冲信号，解析出测试信号，并发送至所述计数模块。
6.根据权利要求1所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述减压式变换模块，包括：
低压降稳压单元，被配置为接收所述使能信号，分别向时钟发生单元、调制单元和驱动单元供电；
时钟发生单元，被配置为生成第二时钟信号，并发送至采样单元和所述调制单元；
采样单元，被配置为根据所述第二时钟信号和MOS管驱动信号生成电流采样信号和反馈信号，并发送至所述调制单元；
调制单元，被配置为根据所述第二时钟信号、所述电流采样信号、所述反馈信号和所述有效测试信号生成高边控制信号和低边控制信号，并发送至驱动单元；
驱动单元，被配置为根据所述高边控制信号、所述低边控制信号和电感电压信号生成所述MOS管驱动信号，发送至所述采样单元，以对所述采样单元中的MOS管进行驱动控制。
7.根据权利要求6所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述调制单元，包括：
误差放大器，用于根据参考电压和反馈信号，生成误差放大信号，发送至比较器；
比较器，用于根据所述误差放大信号和所述电流采样信号，生成比较信号，发送至脉冲宽度调制器；
脉冲宽度调制器，用于根据所述第二时钟信号、所述比较信号和所述有效测试信号，生成高边控制信号和低边控制信号，发送至所述驱动单元。
8.根据权利要求6所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述驱动单元，包括：
高边驱动模块，用于根据所述高边控制信号和所述电感电压信号，生成第一MOS管驱动信号和第二MOS管驱动信号，发送至所述采样单元；
低边驱动模块，用于根据所述低边控制信号生成第三MOS管驱动信号，发送至所述采样单元。
9.根据权利要求6所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述采样单元，包括：
采样电阻，其一端连接电源电压；其另一端连接第一MOS管的漏极；
电流感测和补偿模块，用于根据所述第二时钟信号和所述采样电阻两端的采集电流，生成所述电流采样信号，并发送至所述调制单元；
第一MOS管，其栅极连接所述驱动单元的第一MOS管驱动信号输出端；其与第二MOS管共源极，并连接所述驱动单元的电感电压信号输入端和续流电感的一端；
第二MOS管，其栅极连接所述驱动单元的第二MOS管驱动信号输出端；其漏极连接所述电源电压；
第三MOS管，其栅极连接所述驱动单元的第三MOS管驱动信号输出端；其漏极连接所述第二MOS管的源极，其源极接地；
续流电感，其另一端连接所述减压式变换模块的输出端；
滤波电容，其一端连接所述减压式变换模块的输出端；其另一端接地；
第一电阻，其一端连接所述减压式变换模块的输出端；另一端连接所述调制单元的反馈信号输入端，并通过第二电阻接地；
第二电阻。
10.一种芯片，其特征在于，所述芯片，包括权利要求1-9中任一项所述的具有防止误触发进入测试模式的减压式变换电路。
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