CN115425951A - 一种芯片的测试模式控制电路 - Google Patents

Abstract

一种芯片的测试模式控制电路，其特征在于：所述电路包括测试信号接收单元、时钟发生单元和延迟单元；其中，所述测试信号接收单元，用于接收所述芯片的测试管脚的测试信号，并过滤噪声；所述时钟发生单元，与所述测试信号接收单元连接，基于所述测试信号生成时钟信号；所述延迟单元，与所述时钟发生单元连接，基于所述时钟信号延迟生成测试模式控制信号。本发明方法简单、构思巧妙，能够在时钟信号的控制下，使得电路准确的在时钟沿上进入测试功能，同时滤除一个或多个噪声毛刺，确保测试电路的准确逻辑。

Description

一种芯片的测试模式控制电路

技术领域

本发明涉及集成电路领域，更具体的，涉及一种芯片的测试模式控制电路。

背景技术

目前，部分芯片在设计过程中，为了增加自身的可测性，通常会增加芯片的内部测试电路，并通过芯片的一个管脚资源来实现对测试电路的激活和控制。通过芯片的测试管脚的输入信号，芯片内部的测试电路能够进入到测试模式，并对于芯片内部的重要电气参数进行准确的测量和输出。

然而，在应用这类芯片进行实际测试的过程中，仍然存在一些问题。例如，芯片的测试管脚，在不输入芯片的测试信号的情况下，也可能由于一些噪声或干扰而产生瞬时的毛刺信号，这些瞬时的毛刺信号则可能会误触发芯片，从而使得芯片进入测试模式，并引发芯片其他电路模块的逻辑故障。

为了解决上述问题，本发明提供了一种芯片的测试模式控制电路。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种芯片的测试模式控制电路，该电路能够对测试信号进行接收和预处理，通过延迟手段过滤出无效的瞬时毛刺信号，从而使得芯片能够准确接收有效的测试信号，并正确进入测试功能。

本发明采用如下的技术方案。

本发明第一方面，涉及一种芯片的测试模式控制电路，电路包括测试信号接收单元、时钟发生单元和延迟单元；其中，测试信号接收单元，用于接收芯片的测试管脚的测试信号，并过滤噪声；时钟发生单元，与测试信号接收单元连接，基于测试信号生成时钟信号；延迟单元，与时钟发生单元连接，基于时钟信号延迟生成测试模式控制信号。

优选地，测试信号接收单元包括第一电流源、管脚开关管Mn1、第一反相器、与非门、第二电流源和控制管Mn2；其中，第一电流源一端接电源电压，另一端分别与管脚开关管Mn1的漏极、第一反相器的输入端连接；管脚开关管的源极作为芯片测试管脚，栅极接入第一参考电压Vcm；第一反相器的输出端与与非门的第一输入端连接，与非门的第二输入端接入延迟单元Q逆端输出的延迟信号，与非门的输出端与控制管Mn2的栅极连接；第二电流源一端接电源电压，另一端接入控制管Mn2的漏极，控制管Mn2的源极接地。

优选地，时钟发生单元包括延时电容、时钟控制管Mn3、比较器、第三电流源、比较控制管Mn4和第二反相器；延时电容和时钟控制管Mn3的漏源极并联在控制管Mn2的漏源极两端；时钟控制管Mn3的栅极接入至时钟信号CLK；比较器正相输入端接入时钟控制管Mn3的漏极，负相输入端接入第二参考电压Vref，输出端与比较控制管Mn4的栅极连接；第三电流源一端接电源电压，另一端分别接入至比较控制管Mn4的漏极和第二反相器的输入端；比较控制管Mn4的源极接地，第二反相器的输出端输出时钟信号CLK。

优选地，延迟单元包括N个D触发器构成的分频电路、第三反相器、RS触发器和第四反相器，N的取值为正整数；其中，分频电路中的N个D触发器级联，且分频电路的CP端接入所述时钟信号CLK，复位端接入与非门的第一输入端，第N个D触发器的Q端经过第三反相器后接入至RS触发器的R端，第N个D触发器的Q逆端接入至与非门的第二输入端；RS触发器的S端接入至电源启动信号POK，RS触发器的Q逆端V1作为第一测试模式控制信号；RS触发器的Q逆端与第四反相器的输入端连接，第四反相器的输出端V2作为第二测试模式控制信号。

优选地，基于芯片的测试模式控制延时，对延时电容和所述D触发器的数量进行调节。

本发明的有益效果在于，与现有技术相比，本发明中的一种芯片的测试模式控制电路，该电路能够对测试信号进行接收和预处理，通过延迟手段过滤出无效的瞬时毛刺信号，从而使得芯片能够准确接收有效的测试信号，并正确进入测试功能。本发明方法简单、构思巧妙，能够在时钟信号的控制下，使得电路准确的在时钟沿上进入测试功能，同时滤除一个或多个噪声毛刺，确保测试电路的准确逻辑。

本发明的有益效果还包括：

1、本发明中，实际上并非是根据测试信号的实时电平状态来实现测试信号的输出，而是根据时钟发生单元、延迟单元的共同延迟作用，并根据一段时间内芯片管脚所能够接收到的输入信号的总能量来准确的生成测试模式控制信号。通过这种方法，瞬时产生的噪声或毛刺可以被准确的滤除，从而确保了芯片测试逻辑的准确，不会导致芯片的误触发并进入错误的测试模式。

2、由于延时电容C1、D触发器的数量是可以根据实际情况进行调节的。因此，本发明中，D触发器的延迟时间和电容C1的充放电时间都是易于根据实际需求而调节或控制的，因此，本发明的电路可以应用于多种芯片当中，并根据噪声或毛刺的特征来自适应的提供延迟输出。

3、考虑到部分芯片会在上电启动尚未完成的过程中就接收到测试信号，并希望实现芯片性能的检测，因此，本发明中还增加了RS触发器，以接收POK(Power good)信号，并根据POK信号的高低情况来控制V1和V2信号的锁存，从而使得芯片在合适的时间进入测试状态。这种方式能够确保芯片在正确的上电复位后实现测试，保证芯片在正确的状态中得到准确的检测结果。

附图说明

图1为本发明中一种芯片的测试模式控制电路的结构示意图；

图2为本发明中一种芯片的测试模式控制电路中生成测试信号时的相关节点信号的时序图；

图3为本发明中一种芯片的测试模式控制电路中发生噪声干扰时的相关节点信号的时序图。

具体实施方式

下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。

图1为本发明中一种芯片的测试模式控制电路的结构示意图。如图1所示，本发明涉及一种芯片的测试模式控制电路，电路包括测试信号接收单元、时钟发生单元和延迟单元；其中，测试信号接收单元，用于接收芯片的测试管脚的测试信号，并过滤噪声；时钟发生单元，与测试信号接收单元连接，基于测试信号生成时钟信号；延迟单元，与时钟发生单元连接，基于时钟信号延迟生成测试模式控制信号。

可以理解的是，本发明中，为了过滤掉芯片测试管脚输入信号中携带的噪声和毛刺，提供了测试信号接收单元，该单元能够将所有的测试信号，包括噪声和毛刺都接收进芯片内部电路中，并根据该信号触发时钟发生单元进入工作状态。由于本发明中的毛刺和噪声可以被理解为短暂的瞬时信号，这些信号不能像真正的测试信号一样，在较长时间内始终保持恒定的电平状态。因此，当这些信号与测试信号同时被测试信号接收单元接收后，测试信号接收单元根据延迟单元反馈的延迟信号，与自身的未被延迟的信号进行比较，从而将延迟时间内发生的瞬时噪声，主要表现为信号中的毛刺，准确的滤除出去。

时钟发生单元会根据接收到的测试信号来进行准确的时钟输出。延迟单元则根据这一时钟的长度来实现合理的延迟，并将延迟的信号反馈给测试信号接收单元。此时，测试信号接收单元在正常工作时，即使出现一定时间的毛刺或者干扰，但只要持续时间小于延时模块的延时时间，就不会使芯片误进入测试模式，可以认为将无效的噪声或干扰进行了滤除。

优选的，测试信号接收单元包括第一电流源、管脚开关管Mn1、第一反相器、与非门、第二电流源和控制管Mn2；其中，第一电流源一端接电源电压，另一端分别与管脚开关管Mn1的漏极、第一反相器的输入端连接；管脚开关管的源极作为芯片测试管脚，栅极接入第一参考电压Vcm；第一反相器的输出端与与非门的第一输入端连接，与非门的第二输入端接入延迟单元Q逆端输出的延迟信号，与非门的输出端与控制管Mn2的栅极连接；第二电流源一端接电源电压，另一端接入控制管Mn2的漏极，控制管Mn2的源极接地。

可以理解的是，本发明中的Vtest信号可以为芯片外部输入至芯片内部的管脚电压。当该电压为高电平时，说明芯片不需要进入测试，而当该电压被调节为低电平时，就是外部信号指示芯片进入到测试状态的时刻了。此时，如果该测试信号相比于噪声和毛刺以更长的时间维持在较低的电平状态上，Mn1的持续开启会使得与非门接收到来自延迟单元的反馈，与非门的输出发生切换，从而实现对于时钟发生单元和延迟单元的进一步控制。这部分内容在后文中进行具体描述。

因此，可以合理设计第一参考电压Vcm的取值，以及Mn1管的开启门限电压，使前述两者之差位于Vtest的高低电平之间。当不需要进行芯片测试时，Vtest信号可以被设置为高电平，因此其取值大于Vcm减去门限电压，从而使得Mn1处于截止状态。而当指示芯片进入测试模式时，Vtest小于Vcm一定程度，从而导通Mn1。进一步的，当Mn1截止时，电路中的A点处于高电平状态，Vrs信号经过第一反相器后则为低电平。如果Mn1管导通，则A点低，Vrs为高。

可以理解的是，图1中的Q_B<N>，也就是延时单元中D触发器的Q逆端，将会根据时钟信号的时间，以及Vrs信号提供相应的延时输出。

图2为本发明中一种芯片的测试模式控制电路中重要信号的时序图。如图2所示，Qb信号的输出状态会以一定的时间延迟于Vrs，其具体生成方式将在后文中描述。

这里，如果测试管脚的信号不指示芯片进入测试状态，则Vrs为低电平状态，与非门的输出就会始终保持在高电平状态下不变。此时，控制管Mn2导通，使得电路中的B点电压维持低电平状态。当B点电压较低时，后续的时钟发生单元并不会进入工作状态。

另一方面，如果测试管脚的信号指示信号进入测试状态，则Vrs翻高，延迟单元反馈的延迟信号在D触发器的作用下仍保持为高电平。因此，与非门的输出端为低电平状态，Mn2关断，从而导致了B点电压的升高，此时，B点可以为延时电容C1进行充电，并激活后续的时钟发生单元。

图3为本发明中一种芯片的测试模式控制电路中发生噪声干扰时的相关节点信号的时序图。需要说明的是，本发明图3中D触发器的数量为大于4个。因此，能够实现多于4个时钟周期的信号延迟。如图3所示，可以理解的是，如果Vtest只是在噪声或毛刺的作用下提供一个非常短暂的低电平信号，那么Vrs只是在Vtest的作用下短暂的翻高，随后再次降低到低电平状态中。因此，如果毛刺的时间短于D触发器的延时，则D触发器的输出端延迟时间跨越了毛刺产生的时间，从而使得Q<N>无法在毛刺的时间内改变状态，另外由于Vrs信号在毛刺结束后再次切换为低电平，D触发器被顺利复位，毛刺产生的时间内，Q<N>一直维持低电平，节点R维持高电平。因此，电路整体输出不会随着短时毛刺发生任何变化，从而顺利实现了噪声滤除。

通过这种方式，与非门就隔离了噪声对电路中B点的影响，或者是对延迟单元中级联的最后一个D触发器输出信号的影响，从而最大程度上提高了测试信号的精确度，防止了测试电路的误开启。

优选的，时钟发生单元包括延时电容、时钟控制管Mn3、比较器、第三电流源、比较控制管Mn4和第二反相器；延时电容和时钟控制管Mn3的漏源极并联在控制管Mn2的漏源极两端；时钟控制管Mn3的栅极接入至时钟信号CLK；比较器正相输入端接入时钟控制管Mn3的漏极，负相输入端接入第二参考电压Vref，输出端与比较控制管Mn4的栅极连接；第三电流源一端接电源电压，另一端分别接入至比较控制管Mn4的漏极和第二反相器的输入端；比较控制管Mn4的源极接地，第二反相器的输出端输出时钟信号CLK。

可以理解的是，时钟发生单元可以根据电路中B点的状态进行相应的调节。如果B点信号为低电平，那么时钟发生单元不会被激活，并进入工作状态。而如果B点信号升高，则C1会及时响应到B点的高电压，同时进行充电。

当C1充电到一定程度后，比较器的正相输入端的电压就会高于负相输入端的第二参考电压Vref，从而使得比较器的输出发生翻转。当比较器的输出为高时，Mn4管被导通，C点的电压被降低为0左右。此时经过反相器后，CLK信号切换为高电平。

需要注意的是，此时电路中的CLK信号会被反馈至Mn3管的栅极。因此，当CLK翻高后，Mn3开启，将会迅速的将B点的电压降低到地，同时C1上储存的电荷也会被完全放电。因此，CLK信号也会随着B点电压的降低迅速的翻转回低电平。至此，CLK信号完成一个周期的电平变化。本发明中，随着C1的反复充电和放电，就可以形成周期准确的时钟信号CLK了。

而如图2所示，随着保持恒定电平状态的测试信号的输入，Mn1时钟导通，Vrs信号始终保持在高电平状态下，延迟信号也会随着D触发器的作用始终保持高电平直至延时结束，此时，Mn2关断，B点始终能够接收到第二电流源的电荷，并在CLK不开启Mn3时确保C1的有效充电。具体来说，测试信号恒定低电平状态的时间至少应当长于本申请中延迟单元的延迟时间，才能够使得测试信号实际发出有效的测试模式控制信号。

优选的，延迟单元包括N个D触发器构成的分频电路、第三反相器、RS触发器和第四反相器，N的取值为正整数；其中，所述分频电路中的N个D触发器级联，且分频电路的CP端接入时钟信号CLK，复位端接入与非门的第一输入端，第N个D触发器的Q端经过第三反相器后接入至RS触发器的R端，第N个D触发器的Q逆端接入至与非门的第二输入端；RS触发器的S端接入至电源启动信号POK，RS触发器的Q逆端V1作为第一测试模式控制信号；RS触发器的Q逆端与第四反相器的输入端连接，第四反相器的输出端V2作为第二测试模式控制信号。

可以理解的是，Q_B<N>的信号状态会随着复位端接入的Vrs信号的状态发生变化，但是D触发器会产生一定的时延，从而在Vrs切换为高电平时，Q_B<N>经过N个D触发器的延迟后切换至低电平。而如果多个D触发器级联的情况下，那么时延的长度可以随着D触发器的数量进行调节。因此，反馈到与非门上的延迟信号则会相对Vrs有着较为准确和时间可控的延迟。因此，当Vrs不能持续的情况下，与非门不会持续输出低电平，因此，也就不能持续的激活时钟发生单元进行工作。

另外，本发明中增加了POK信号，该信号用于指示芯片上电是否完成，如果上电完成，则POK信号处于高电平，如果没有完成商店过程，则POK信号仍然处于低电平状态。另外，当POK信号处于低电平时，RS触发器指示V1信号处于高电平状态，不会使得输出逻辑发生混乱。而当POK信号接收到刚刚上电完成的指示并翻转为高电平时，在RS触发器的R端信号仍然处于延时且尚未发生翻转时，V1信号仍然为高。通过这种方式，POK信号就确保了VI信号不会在芯片没有完全上电的情况下进入测试模式，保证了芯片未完全上电情况下的用户模式。

POK本发明中的第一和第二测试模式控制信号可以分别提供给后级电路，用于指示芯片处于正常的用户模式，或是芯片当前需要进行测试。具体的，当V1高V2低时，芯片会进入用户模式，而反之则芯片进入测试模式。

优选的，基于芯片的测试模式控制延时，对延时电容和D触发器的数量进行调节。

如前文所述，根据需要的时钟周期，可以确定延时电容C1的电容值大小，以及第二电流源的大小，从而控制电容C1的充电和放电的时间，确保其充放电总时长能够与设计的时钟周期长度相等。另外，设计D触发器的数量，可以使得D触发器的总时延，也就是一个时钟周期与D触发器数量的乘积，超过毛刺或噪声可能的延迟时间，从而将其有效滤除。

本发明的有益效果在于，与现有技术相比，本发明中的一种芯片的测试模式控制电路，该电路能够对测试信号进行接收和预处理，通过延迟手段过滤出无效的瞬时毛刺信号，从而使得芯片能够准确接收有效的测试信号，并正确进入测试功能。本发明方法简单、构思巧妙，能够在时钟信号的控制下，使得电路准确的在时钟沿上进入测试功能，同时滤除一个或多个噪声毛刺，确保测试电路的准确逻辑。

本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。

Claims (5)

1.一种芯片的测试模式控制电路，其特征在于：

所述电路包括测试信号接收单元、时钟发生单元和延迟单元；

其中，所述测试信号接收单元，用于接收所述芯片的测试管脚的测试信号，并过滤噪声；

所述时钟发生单元，与所述测试信号接收单元连接，基于所述测试信号生成时钟信号；

所述延迟单元，与所述时钟发生单元连接，基于所述时钟信号延迟生成测试模式控制信号。

2.根据权利要求1中所述的一种芯片的测试模式控制电路，其特征在于：

所述测试信号接收单元包括第一电流源、管脚开关管Mn1、第一反相器、与非门、第二电流源和控制管Mn2；

其中，所述第一电流源一端接电源电压，另一端分别与所述管脚开关管Mn1的漏极、第一反相器的输入端连接；

所述管脚开关管的源极作为芯片测试管脚，栅极接入第一参考电压Vcm；

所述第一反相器的输出端与所述与非门的第一输入端连接，所述与非门的第二输入端接入所述延迟单元Q逆端输出的延迟信号，所述与非门的输出端与控制管Mn2的栅极连接；

所述第二电流源一端接电源电压，另一端接入所述控制管Mn2的漏极，所述控制管Mn2的源极接地。

3.根据权利要求2中所述的一种芯片的测试模式控制电路，其特征在于：

所述时钟发生单元包括延时电容、时钟控制管Mn3、比较器、第三电流源、比较控制管Mn4和第二反相器；

所述延时电容和时钟控制管Mn3的漏源极并联在所述控制管Mn2的漏源极两端；

所述时钟控制管Mn3的栅极接入至时钟信号CLK；

所述比较器正相输入端接入所述时钟控制管Mn3的漏极，负相输入端接入第二参考电压Vref，输出端与比较控制管Mn4的栅极连接；

所述第三电流源一端接电源电压，另一端分别接入至所述比较控制管Mn4的漏极和所述第二反相器的输入端；

所述比较控制管Mn4的源极接地，所述第二反相器的输出端输出所述时钟信号CLK。

4.根据权利要求3中所述的一种芯片的测试模式控制电路，其特征在于：

所述延迟单元包括N个D触发器构成的分频电路、第三反相器、RS触发器和第四反相器，N的取值为正整数；其中，

所述分频电路中的N个D触发器级联，且所述分频电路的CP端接入所述时钟信号CLK，复位端接入所述与非门的第一输入端，第N个D触发器的Q端经过所述第三反相器后接入至所述RS触发器的R端，第N个D触发器的Q逆端接入至所述与非门的第二输入端；

所述RS触发器的S端接入至电源启动信号POK，所述RS触发器的Q逆端V1作为第一测试模式控制信号；

所述RS触发器的Q逆端与所述第四反相器的输入端连接，所述第四反相器的输出端V2作为第二测试模式控制信号。

5.根据权利要求4中所述的一种芯片的测试模式控制电路，其特征在于：

基于所述芯片的测试模式控制延时，对所述延时电容和所述D触发器的数量进行调节。

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