CN113691111B - 驱动电路及dcdc升压系统 - Google Patents

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Abstract

本发明提供一种驱动电路及DCDC升压系统，包括：电源模块，将DCDC升压电路的输入电压及输出电压进行比较，并将较大的作为工作电压；振荡信号产生模块，连接输入电压及工作电压，用于产生振荡信号，并基于电感电流的大小调整振荡信号的频率；电荷泵模块，连接于振荡信号产生模块的输出端，基于振荡信号对工作电压进行升压；驱动模块，连接于振荡信号产生模块及电荷泵模块的输出端，当输出电压低于设定输出电压时为NMOS、PMOS功率管提供驱动信号。本发明在输入电压较低的情况下，能完全开启NMOS功率管，加快升压速度，解决带载无法升压的问题；同时，当输出电压达到设定输出电压后，本发明的驱动电路停止工作，不参与后续的环路控制。

Description

驱动电路及DCDC升压系统
技术领域
本发明涉及电源管理领域，特别是涉及一种驱动电路及DCDC升压系统。
背景技术
目前的一些便携式电子设备，都会应用DCDC变换器这类的电源管理芯片。而便携式设备的电池能量有限，延长电池的使用寿命，对于DCDC升压开关电源来说尤为重要。现有的DCDC升压芯片中，往往存在当输入电压很低时无法完全开启NMOS功率管，升压速度慢或带载无法实现升压等问题，如何解决这些问题，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种驱动电路及DCDC升压系统，用于解决现有技术中DCDC升压芯片输入电压很低时无法完全开启NMOS功率管、升压速度慢、带载无法实现升压等问题。
为实现上述目的及其他相关目的，本发明提供一种驱动电路，用于驱动DCDC升压电路，所述驱动电路至少包括：
电源模块，将所述DCDC升压电路的输入电压及输出电压进行比较，并将所述输入电压与所述输出电压中较大的作为所述驱动电路的工作电压；
振荡信号产生模块，连接所述输入电压及所述工作电压，用于产生振荡信号，并基于所述DCDC升压电路中电感电流的大小调整所述振荡信号的频率；
电荷泵模块，连接于所述振荡信号产生模块的输出端，基于所述振荡信号产生模块输出的振荡信号对所述工作电压进行升压；
驱动模块，连接于所述振荡信号产生模块及所述电荷泵模块的输出端，当所述输出电压低于设定输出电压时为所述NMOS功率管及所述PMOS功率管提供驱动信号。
可选地，所述振荡信号产生模块包括第一充电单元，第二充电单元，第一放电单元，第二放电单元，第一电容，第二电容及逻辑单元；
所述第一充电单元连接所述第一电容及所述第二电容的上极板，提供与所述输入电压有关的第一充电电流；
所述第二充电单元连接所述第一电容及所述第二电容的上极板，提供与所述工作电压有关的第二充电电流；
所述第一放电单元连接所述第一电容及所述第二电容的上极板，当所述DCDC升压电路中的电感电流大于第一预设值时，通过所述第一放电单元对所述第一电容及所述第二电容进行放电；
所述第二放电单元连接所述第一电容及所述第二电容的上极板，当所述电感电流小于所述第一预设值时，通过所述第二放电单元对所述第一电容及所述第二电容进行放电；
所述逻辑单元连接所述第一电容及所述第二电容的上极板，基于所述第一电容及所述第二电容上的电压产生第一振荡信号，并在所述振荡信号产生模块的使能信号有效时输出与所述第一振荡信号反相的第二振荡信号、与所述振荡信号同相的第三振荡信号及所述第二振荡信号的延迟信号；
所述第一电容的下极板接地，所述第二电容的下极板连接所述第一振荡信号；所述第一放电单元中的放电电流小于所述第二放电单元中的放电电流。
更可选地，所述第一充电单元包括第一PMOS管、第一电阻、第一NMOS管、NMOS电流镜、PMOS电流镜及第二PMOS管；所述第一PMOS管的源极连接所述输入电压，栅极接收第一使能信号，漏极经由所述第一电阻连接所述NMOS电流镜的输入端；所述第一NMOS管的漏极连接所述NMOS电流镜的输入端，栅极接收所述第一使能信号，源极接地；所述PMOS电流镜的输入端连接所述NMOS电流镜的输出端，电源端连接所述输入电压；所述第二PMOS管的源极连接所述PMOS电流镜的输出端，栅极连接所述第一振荡信号，漏极连接所述第一电容及所述第二电容的上极板；其中，所述第一使能信号在所述振荡信号产生模块正常工作且所述第一振荡信号为低电平时控制所述第一充电单元提供所述第一充电电流。
更可选地，所述第二充电单元包括第三PMOS管及第二电阻；所述第三PMOS管的源极连接所述工作电压，栅极接收第二使能信号，漏极经由所述第二电阻连接所述第一电容及所述第二电容的上极板；其中，所述第二使能信号在所述振荡信号产生模块正常工作且所述第一振荡信号为低电平时控制所述第二充电单元提供所述第二充电电流。
更可选地，所述第一放电单元包括第二NMOS管及第三电阻；所述第二NMOS管的源极接地，栅极连接所述第一振荡信号，漏极经由所述第三电阻连接所述第一电容及所述第二电容的上极板。
更可选地，所述第二放电单元包括第四电阻、第五电阻、第六电阻、第三NMOS管、第四NMOS管及第五NMOS管；所述第四电阻的一端连接所述工作电压，另一端连接所述第三NMOS管的漏极；所述第三NMOS管的栅极连接NMOS功率管漏极电压检测信号，源极接地；所述第五电阻的一端连接所述第三NMOS管的栅极，另一端接地；所述第四NMOS管的源极接地，栅极连接所述第一振荡信号，漏极连接所述第五NMOS管的源极；所述第五NMOS管的栅极连接所述第三NMOS管的漏极，漏极经由所述第六电阻连接所述第一电容及所述第二电容的上极板。
更可选地，所述振荡信号产生模块还包括第一控制单元；所述第一控制单元接收NMOS功率管的驱动信号及所述第一振荡信号，输出端连接所述逻辑单元的输入端；当所述电感电流大于第二预设值时，藉由所述逻辑单元调整所述第一振荡信号进而控制所述NMOS功率管关断。
更可选地，所述第一控制单元包括第六NMOS管、第七电阻、第一施密特触发器、第一反相器、第二反相器、第八电阻、第三电容、第七NMOS管及第一或逻辑门；所述第六NMOS管的源极接地，栅极连接所述NMOS功率管的驱动信号，漏极经由所述第七电阻连接所述工作电压；所述第一施密特触发器的输入端连接所述第六NMOS管的漏极；所述第一反相器及所述第二反相器依次串联于所述第一施密特触发器的输出端；所述第八电阻的一端连接所述第二反相器的输出端，另一端连接所述第三电容的上极板；所述第三电容的下极板接地；所述第七NMOS管的源极接地，栅极连接所述第一反相器的输出端，漏极连接所述第三电容的上极板；所述第一或逻辑门的第一输入端连接所述第三电容的上极板，第二输入端连接所述第一振荡信号，输出端连接所述逻辑单元。
更可选地，所述振荡信号产生模块还包括第二控制单元；所述第二控制单元接收NMOS功率管的漏极电压，输出端连接所述逻辑单元的输入端；当所述NMOS功率管的漏极电压小于所述工作电压时，藉由所述逻辑单元调整所述第一振荡信号进而控制所述PMOS功率管关断。
更可选地，所述第二控制单元包括比较器、第四电容、第八NMOS管、第九NMOS管、第十NMOS管及第九电阻；所述比较器将所述NMOS功率管的漏极电压与所述工作电压进行比较，并输出比较结果；所述第八NMOS管的源极接地，栅极连接所述振荡信号产生模块的正常工作信号，漏极连接所述第九NMOS管的源极；所述第九NMOS管的栅极连接所述比较器的输出端，漏极经由所述第九电阻连接所述工作电压并连接所述逻辑单元；所述第四电容的上极板连接所述比较器的输出端，下极板连接所述第九NMOS管的源极；所述第十NMOS管的源极连接所述第九NMOS管的源极，栅极连接所述NMOS功率管的驱动信号，漏极连接所述比较器的输出端。
更可选地，所述驱动电路还包括NMOS功率管漏极电压检测模块，所述NMOS功率管漏极电压检测模块包括第八PMOS管、第十五NMOS管、第十六NMOS管、第三反相器、第三或逻辑门、第十电阻及第九PMOS管；所述第八PMOS管的源极连接所述工作电压，漏极连接所述第十五NMOS管的漏极；所述第十五NMOS管的源极连接所述第十六NMOS管的漏极；所述第十六NMOS管的源极接地；所述第八PMOS管、所述第十五NMOS管及所述第十六NMOS管的栅极连接所述PMOS功率管的驱动信号；所述第三反相器的输入端连接所述第八PMOS管的漏极；所述第三或逻辑门的输入端连接所述第三反相器的输出端及切换信号；所述第十电阻的一端连接所述NMOS功率管的漏极，另一端连接所述第九PMOS管的源极；所述第九PMOS管的栅极连接所述第三或逻辑门的输出端，漏极输出NMOS功率管漏极电压检测信号；其中，当所述输出电压低于设定输出电压时，所述切换信号有效。
更可选地，所述驱动模块包括第一驱动单元及第二驱动单元；
所述第一驱动单元接收所述电荷泵模块的输出信号，当所述输出电压低于设定输出电压时产生与所述第二振荡信号的延迟信号同频的第一驱动信号，所述第一驱动信号的高电平等于所述电荷泵模块的输出信号的电平；当所述输出电压高于设定输出电压时所述第一驱动信号呈高阻状态；所述第一驱动信号用于驱动所述NMOS功率管；
所述第二驱动单元接收所述工作电压，当所述输出电压低于设定输出电压时产生与所述第二振荡信号同频的第二驱动信号，所述第二驱动信号的高电平等于所述工作电压的电平；当所述输出电压高于设定输出电压时所述第二驱动信号呈高阻状态；所述第二驱动信号用于驱动所述PMOS功率管。
更可选地，所述第一驱动单元包括第四PMOS管、第五PMOS管、第十一NMOS管、第十二NMOS管、第一或非逻辑门及第二或非逻辑门；所述第四PMOS管的源极连接所述电荷泵模块的输出端，栅极接收切换信号，漏极连接所述第五PMOS管的源极；所述第五PMOS管的栅极连接所述驱动电路的使能信号的反信号，漏极连接所述第十一NMOS管的漏极并输出所述第一驱动信号；所述第十一NMOS管的栅极接收所述第二振荡信号的延迟信号，源极接地；所述第一或非逻辑门的输入端连接所述切换信号及所述驱动电路的使能信号的反信号；所述第二或非逻辑门的输入端连接所述第一或非逻辑门的输出端及所述第二振荡信号的延迟信号；所述第十二NMOS管的漏极连接所述第十一NMOS管的漏极，栅极连接所述第二或非逻辑门的输出端，源极接地；其中，当所述输出电压低于设定输出电压时，所述切换信号有效，控制所述第一驱动单元工作。
更可选地，所述第二驱动单元包括第六PMOS管、第七PMOS管、第十三NMOS管、第十四NMOS管、第三或非逻辑门及第二或逻辑门；所述第六PMOS管的源极连接所述工作电压，栅极连接所述驱动电路的使能信号，漏极输出所述PMOS功率管的驱动信号；所述第三或非逻辑门的输入端连接所述第二振荡信号的反信号及所述切换信号；所述第二或逻辑门的输入端连接所述第三或非逻辑门的输出端及所述驱动电路的使能信号；所述第七PMOS管的源极连接所述工作电压，栅极连接所述第二或逻辑门的输出端，漏极连接所述第六PMOS管的漏极；所述第十三NMOS管的漏极连接所述第七PMOS管的漏极，栅极连接所述第二或逻辑门的输出端，源极连接所述第十四NMOS管的漏极；所述第十四NMOS管的栅极连接所述振荡信号产生模块的高电平使能信号，源极接地。
为实现上述目的及其他相关目的，本发明提供一种DCDC升压系统，所述DCDC升压系统至少包括：
DCDC升压电路，PWM环路控制电路及上述驱动电路；
所述DCDC升压电路包括NMOS功率管及PMOS功率管；当所述DCDC升压电路的输出电压低于设定输出电压时，所述的驱动电路为所述NMOS功率管及所述PMOS功率管提供驱动信号；当所述DCDC升压电路的输出电压高于设定输出电压时，所述PWM环路控制电路为所述NMOS功率管及所述PMOS功率管提供驱动信号。
如上所述，本发明的驱动电路及DCDC升压系统，具有以下有益效果：
本发明的驱动电路及DCDC升压系统在输入电压较低的情况下（作为示例，0.8V），能完全开启NMOS功率管，加快升压速度，解决带载无法升压的问题。同时，当输出电压达到设定输出电压后，本发明的驱动电路停止工作，不参与后续的环路控制。
附图说明
图1显示为本发明的驱动电路的结构示意图。
图2显示为本发明的振荡信号产生模块的结构示意图。
图3显示为本发明的使能信号产生单元的结构示意图。
图4显示为本发明的驱动模块的结构示意图。
图5显示为本发明的NMOS功率管漏极电压检测模块的结构示意图。
图6显示为本发明的DCDC升压系统的结构示意图。
图7显示为本发明的本发明的驱动信号NG、PG的波形与电感电流的关系示意图。
图8显示为本发明的仿真曲线示意图。
元件标号说明
1-驱动电路；11-电源模块；12-振荡信号产生模块；120-第一充电单元；120a-NMOS电流镜；120b-PMOS电流镜；121-第二充电单元；122-第一放电单元；123-第二放电单元；124-逻辑单元；124a-第三与逻辑门；124b-第五或逻辑门；124c-第四与逻辑门；124d-第五与逻辑门；124e-延时子单元；125-使能信号产生单元；126-第一使能信号产生单元；126a-第一与逻辑门；126b-第二与逻辑门；127-第二使能信号产生单元；128-第一控制单元；128a-第一或逻辑门；129-第二控制单元；129a-比较器；13-电荷泵模块；14-驱动模块；141-第一驱动单元；141a-第一或非逻辑门；141b-第二或非逻辑门；142-第二驱动单元；142a-第三或非逻辑门；142b-第二或逻辑门；15-NMOS功率管漏极电压检测模块；151-第三或逻辑门；2- PWM环路控制电路；3- DCDC升压电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所述，本实施例提供一种驱动电路1，用于驱动DCDC升压电路，所述驱动电路1包括：电源模块11，振荡信号产生模块12，电荷泵模块13及驱动模块14。
如图1所示，所述电源模块11将所述DCDC升压电路的输入电压VIN及输出电压VOUT进行比较，并将所述输入电压VIN与所述输出电压VOUT中较大的作为所述驱动电路1的工作电压VDD。
具体地，所述电源模块11将所述输入电压VIN与所述输出电压VOUT进行比较，并输出较大者，任意能实现比较功能并输出较大者的电路结构均适用于本发明，在此不一一赘述。
如图1所述，所述振荡信号产生模块12连接所述输入电压VIN及所述工作电压VDD，用于产生振荡信号，并基于所述DCDC升压电路中电感电流的大小调整所述振荡信号的频率。
具体地，所述振荡信号产生模块12基于所述输入电压VIN的电压值大小产生不同频率的振荡信号。如图2所示，在本实施例中，所述振荡信号产生模块12包括第一充电单元120，第二充电单元121，第一放电单元122，第二放电单元123，第一电容C1，第二电容C2及逻辑单元124。所述第一电容C1的下极板接地，所述第二电容C2的下极板连接所述逻辑单元124输出的第一振荡信号osc；所述第一放电单元122中的放电电流小于所述第二放电单元123中的放电电流。
具体地，如图3所示，作为本发明的一种实现方式，所述振荡信号产生模块12还包括使能信号产生单元125，所述使能信号产生单元125包括第四反相器not4、第十PMOS管P10、第十一电阻R11、第十七NMOS管N17、第五电容C5、第五反相器not5、第一或非门nor1及第六反相器not6。所述第四反相器not4的输入端连接所述驱动电路1的软启动信号sys_soft。所述第十PMOS管P10的源极连接所述工作电压VDD，栅极连接所述第四反相器not4的输出端，漏极经由所述第十一电阻R11连接所述第十七NMOS管N17的漏极。所述第十七NMOS管N17的栅极连接所述第四反相器not4的输出端，源极接地。所述第五电容C5的上极板连接所述第十七NMOS管N17的漏极，下极板接地。所述第五反相器not5的输入端连接所述第十七NMOS管N17的漏极。所述第一或非门nor1的输入端连接所述第五反相器not5的输出端及切换信号chp_off，输出所述振荡信号产生模块12的高电平使能信号en_h。所述第六反相器not6连接所述第一或非门nor1的输出端，输出所述振荡信号产生模块12的低电平使能信号en_l。其中，当所述高电平使能信号en_h为高电平，所述低电平使能信号en_l为低电平时，所述振荡信号产生模块12正常工作。
更具体地，如图2所示，所述第一充电单元120连接所述第一电容C1及所述第二电容C2的上极板，提供与所述输入电压VIN有关的第一充电电流。作为示例，所述第一充电单元120包括第一PMOS管P1、第一电阻R1、第一NMOS管N1、NMOS电流镜120a、PMOS电流镜120b及第二PMOS管P2。所述第一PMOS管P1的源极连接所述输入电压VIN，栅极接收第一使能信号en1，漏极经由所述第一电阻R1连接所述NMOS电流镜120a的输入端。所述第一NMOS管N1的漏极连接所述NMOS电流镜120a的输入端，栅极接收所述第一使能信号en1，源极接地。所述PMOS电流镜120b的输入端连接所述NMOS电流镜120a的输出端，电源端连接所述输入电压VIN。所述第二PMOS管P2的源极连接所述PMOS电流镜120b的输出端，栅极连接所述第一振荡信号osc，漏极连接所述第一电容C1及所述第二电容C2的上极板。在本实施例中，所述NMOS电流镜120a采用两个NMOS管形成，所述PMOS电流镜120b采用两个PMOS管形成，在此不一一赘述。其中，所述第一使能信号en1在所述振荡信号产生模块12正常工作且所述第一振荡信号osc为低电平时控制所述第一充电单元120提供所述第一充电电流。在本实施例中，所述第一充电电流满足：VIN-VTH/R1，其中，VIN为所述输入电压的电压值VTH为所述第一PMOS管P1的阈值电压，R1为所述第一电阻的阻值。所述第一充电流为充电电流中的一部分，在所述输出电压VOUT达到所述输入电压VIN后，使充电电流能够与输入输出相关。
更具体地，如图2所示，作为本发明的另一种实现方式，所述振荡信号产生模块12还包括第一使能信号产生单元126；所述第一使能信号产生单元126包括第一与逻辑门126a、第十八NMOS管N18、第十九NMOS管N19、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第二与逻辑门126b、第一与非门nand1。所述第一与逻辑门126a的输入端连接所述高电平使能信号en_h及所述逻辑单元124输出的第二振荡信号chp_step。所述第十八NMOS管N18的源极接地，栅极连接所述第一与逻辑门126a的输出端，漏极连接所述第十一PMOS管P11的漏极及所述第十二PMOS管P12的栅极。所述第十一PMOS管P11及所述第十二PMOS管P12的源极连接所述输入电压VIN。所述第十九NMOS管N19的漏极连接所述第十二PMOS管P12的漏极及所述第十一PMOS管P11的栅极，栅极连接所述第一振荡信号osc，源极接地。所述第十三PMOS管P13的源极连接所述输入电压VIN，栅极连接所述高电平使能信号en_h，漏极连接所述第十九NMOS管N19的漏极。所述第二与逻辑门126b的输入端连接所述高电平使能信号en_h及所述驱动电路的使能信号en。所述第一与非门nand1的输入端连接所述第十九NMOS管N19的漏极及所述第二与逻辑门126b的输出端，输出所述第一使能信号en1。作为示例，所述第一与逻辑门126a及所述第二与逻辑门126b采用与非门输出端连接反相器的方式实现，在实际使用中，任意能实现与逻辑的电路结构均适用于本发明。
更具体地，如图2所示，所述第二充电单元121连接所述第一电容C1及所述第二电容C2的上极板，提供与所述工作电压VDD有关的第二充电电流。作为示例，所述第二充电单元121包括第三PMOS管P3及第二电阻R2。所述第三PMOS管P3的源极连接所述工作电压VDD，栅极接收第二使能信号en2，漏极连接所述第二电阻R2的一端。所述第二电阻R2的另一端连接所述第一电容C1及所述第二电容C2的上极板。其中，所述第二使能信号en2在所述振荡信号产生模块12正常工作且所述第一振荡信号osc为低电平时控制所述第二充电单元121提供所述第二充电电流。
更具体地，如图2所示，作为本发明的另一种实现方式，所述振荡信号产生模块12还包括第二使能信号产生单元127；所述第二使能信号产生单元127包括第四或逻辑门，所述第四或逻辑门的输入端连接所述低电平使能信号en_l及所述第一振荡信号osc，输出所述第二使能信号en2。作为示例，所述第四或逻辑门采用或非门输出端连接反相器的方式实现，在实际使用中，任意能实现或逻辑的电路结构均适用于本发明。
更具体地，如图2所示，所述第一放电单元122连接所述第一电容C1及所述第二电容C2的上极板，当所述DCDC升压电路中的电感电流大于第一预设值时，通过所述第一放电单元122对所述第一电容C1及所述第二电容C2进行放电。作为示例，所述第一放电单元122包括第二NMOS管N2及第三电阻R3。所述第二NMOS管N2的源极接地，栅极连接所述第一振荡信号osc，漏极连接所述第三电阻R3的一端。所述第三电阻R3的另一端连接所述第一电容C1及所述第二电容C2的上极板。
更具体地，如图2所示，所述第二放电单元123连接所述第一电容C1及所述第二电容C2的上极板，当所述电感电流小于所述第一预设值时，通过所述第二放电单元123对所述第一电容C1及所述第二电容C2进行放电。作为示例，所述第二放电单元123包括第四电阻R4、第五电阻R5、第六电阻R6、第三NMOS管N3、第四NMOS管N4及第五NMOS管N5。所述第四电阻R4的一端连接所述工作电压VDD，另一端连接所述第三NMOS管N3的漏极。所述第三NMOS管N3的栅极连接NMOS功率管漏极电压检测信号step_ctr，源极接地。所述第五电阻R5的一端连接所述第三NMOS管N3的栅极，另一端接地。所述第四NMOS管N4的源极接地，栅极连接所述第一振荡信号osc，漏极连接所述第五NMOS管N5的源极。所述第五NMOS管N5的栅极连接所述第三NMOS管N3的漏极，漏极连接所述第六电阻R6的一端。所述第六电阻R6的另一端连接所述第一电容C1及所述第二电容C2的上极板。作为另一示例，所述第二放电单元123还包括第二十NMOS管20，所述第二十NMOS管20的源极和栅极接地，漏极连接所述第五NMOS管的栅极。
需要说明的是，所述第一预设值可根据实际需要设置具体数值，在此不一一赘述。在本实施例中，所述第三电阻R3的阻值大于所述第六电阻R6的阻值，用于产生不同的放电时间；当电感电流较大时，采用所述第三电阻R3所在支路泄流，放电时间更久，使电感电流耗尽；反之，当电感电流较小时，采用所述第六电阻R6所在支路泄流，放电时间变短，更快进入电感电流储能周期。
更具体地，如图2所示，所述逻辑单元124连接所述第一电容C1及所述第二电容C2的上极板，基于所述第一电容C1及所述第二电容C2的充放电产生第一振荡信号osc，并在所述振荡信号产生模块12的使能信号（所述高电平使能信号en_h及所述低电平使能信号en_l）有效时输出与所述第一振荡信号osc反相的第二振荡信号chp_step、与所述第一振荡信号osc同相的第三振荡信号chp_osc及所述第二振荡信号的延迟信号chp_step_d。
更具体地，如图2所示，作为本发明的另一种实现方式，所述振荡信号产生模块12还包括第一控制单元128；所述第一控制单元128接收NMOS功率管的驱动信号NG及所述第一振荡信号osc，输出端连接所述逻辑单元124的输入端；当所述电感电流大于第二预设值时，藉由所述逻辑单元124调整所述第一振荡信号osc进而控制所述NMOS功率管Q1关断。作为示例，所述第一控制单元128包括第六NMOS管N6、第七电阻R7、第一施密特触发器smit1、第一反相器not1、第二反相器not2、第八电阻R8、第三电容C3、第七NMOS管N7及第一或逻辑门128a。所述第六NMOS管N6的源极接地，栅极连接所述NMOS功率管的驱动信号NG，漏极经由所述第七电阻R7连接所述工作电压VDD。所述第一施密特触发器smit1的输入端连接所述第六NMOS管N6的漏极。所述第一反相器not1及所述第二反相器not2依次串联于所述第一施密特触发器smit1的输出端。所述第八电阻R8的一端连接所述第二反相器not2的输出端，另一端连接所述第三电容C3的上极板。所述第三电容C3的下极板接地。所述第七NMOS管N7的源极接地，栅极连接所述第一反相器not1的输出端，漏极连接所述第三电容C3的上极板。所述第一或逻辑门128a的第一输入端连接所述第三电容C3的上极板，第二输入端连接所述第一振荡信号osc，输出端连接所述逻辑单元124。作为示例，所述第一或逻辑门128a采用或非门输出端连接反相器的方式实现，在实际使用中，任意能实现或逻辑的电路结构均适用于本发明。
需要说明的是，所述第二预设值可根据实际需要设置具体数值，在此不一一赘述。所述第一控制单元128用于限制所述NMOS功率管Q1的开启时间；其中，所述第六NMOS管N6与所述NMOS功率管Q1类型相同、沟道长度L相同、沟道宽度W比例为n：1，n为实数；所述第七电阻R7用于控制在所述输入电压VIN很小时所述NMOS功率管Q1的开启时间，保证电感上的电流达到(VIN/R7)*n才能关闭所述NMOS功率管Q1。
更具体地，如图2所示，作为本发明的另一种实现方式，所述振荡信号产生模块12还包括第二控制单元129；所述第二控制单元129接收NMOS功率管的漏极电压SW，输出端连接所述逻辑单元124的输入端；当所述NMOS功率管的漏极电压SW小于所述工作电压VDD时，藉由所述逻辑单元124调整所述第一振荡信号osc进而控制所述PMOS功率管Q2关断。作为示例，所述第二控制单元包括比较器129a、第四电容C4、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10及第九电阻R9。所述比较器129a将所述NMOS功率管的漏极电压SW与所述工作电压VDD进行比较，并输出比较结果；在本实施例中，所述比较器129a包括第十二电阻R12、第十三电阻R13、第十四电阻R14、第二十一NMOS管N21、第二十二NMOS管N22及第二十三NMOS管N23；所述第十二电阻R12的一端连接所述NMOS功率管的漏极电压SW，另一端连接所述第二十一NMOS管N21的漏极和栅极；所述第十三电阻R13的一端连接所述工作电压VDD，另一端连接所述第二十二NMOS管N22的漏极；所述第二十二NMOS管N22的栅极连接所述第二十一NMOS管N21的栅极，源极连接所述第二十一NMOS管N21的源极及所述第二十三NMOS管N23的漏极；所述第二十三NMOS管N23的栅极连接所述高电平使能信号en_h，源极接地；所述第十四电阻R14的一端连接所述第二十二NMOS管N22的漏极，另一端输出所述比较结果；在实际使用中，任意能将所述NMOS功率管的漏极电压SW与所述工作电压VDD进行比较，并输出比较结果的电路结构均适用于本发明，不以本实施例为限。所述第八NMOS管N8的源极接地，栅极连接所述振荡信号产生模块12的正常工作信号（所述高电平使能信号en_h），漏极连接所述第九NMOS管N9的源极。所述第九NMOS管N9的栅极连接所述比较器129a的输出端，漏极经由所述第九电阻R9连接所述工作电压VDD并连接所述逻辑单元124。所述第四电容C4的上极板连接所述比较器129a的输出端，下极板连接所述第九NMOS管N9的源极。所述第十NMOS管N10的源极连接所述第九NMOS管N9的源极，栅极连接所述NMOS功率管的驱动信号NG，漏极连接所述比较器129a的输出端。
需要说明的是，所述第三电阻R3和所述第六电阻R6的电阻是固定的，如果所述第三电阻R3放电时间过久，所述PMOS功率管开启时间过长，则会使电感处于匮电状态。以此，所述第二控制单元检测所述NMOS功率管的漏极电压SW，当所述NMOS功率管的漏极电压SW低于所述工作电压VDD时，判断电感电流耗尽，改变固定频率，提前关闭所述PMOS功率管，并开启新的充电周期。
需要说明的是，在包括所述第一控制单元128及所述第二控制单元129的情况下，如图2所示，所述逻辑单元124包括第三与逻辑门124a、第五或逻辑门124b、第四与逻辑门124c、第二施密特触发器smit2、第九反相器not9、第五与逻辑门124d、第十反相器not10、第二与非门nand2及延时子单元124e。所述第三与逻辑门124a的第一输入端连接所述第一电容C1及所述第二电容C2的上极板，第二输入端连接所述第一控制单元128的输出端；作为示例，所述第三与逻辑门124a的第一输入端与所述第一电容C1及所述第二电容C2的上极板之间还包括第二十四NMOS管N24、第七反相器not7及第八反相器not8；所述第二十四NMOS管N24的漏极连接所述第一电容C1及所述第二电容C2的上极板，栅极连接所述低电平使能信号en_l，源极接地；所述第七反相器not7及所述第八反相器not8依次串联于所述第一电容C1及所述第二电容C2的上极板。所述第五或逻辑门124b的输入端连接所述第三与逻辑门124a的输出端及所述第一振荡信号osc。所述第四与逻辑门124c的输入端连接所述第三与逻辑门124a及所述第五或逻辑门124b的输出端。所述第二施密特触发器smit2的输入端连接所述第二控制单元129的输出端，所述第九反相器not9的输入端连接所述第二施密特触发器smit2的输出端。所述第五与逻辑门124d的输入端连接所述第四与逻辑门124c及所述第九反相器not9的输出端，并输出所述第一振荡信号osc。所述第十反相器not10的输入端连接所述第五与逻辑门124d的输出端，输出与所述第一振荡信号osc反相的第二振荡信号chp_step。所述第二与非门nand2的输入端连接所述第十反相器not10的输出端及所述高电平使能信号en_h，当所述振荡信号产生模块12正常工作事输出与所述第一振荡信号osc同相的第三振荡信号chp_osc。所述延时子单元124e连接于所述第十反相器not10的输出端，用于产生所述第二振荡信号的延迟信号chp_step_d；作为示例，所述延时子单元124e包括第二或非门nor2、第二十六NMOS管N26、第十五电阻R15、第十四PMOS管P14、所述第五电容C5及所述第十一反相器not11；所述第二或非门nor2的输入端连接所述第十反相器not10的输出端及所述低电平使能信号en_l；所述第二十六NMOS管N26的源极接地，栅极连接所述第二或非门nor2的输出端；漏极经由所述第十五电阻R15连接所述第十四PMOS管P14的漏极；所述第十四PMOS管P14的栅极连接所述第二或非门nor2的输出端，源极连接所述工作电压VDD；所述第五电容C5的上极板连接所述第二十六NMOS管N26的漏极，下极板接地；所述第十一反相器not11的输入端连接所述第二十六NMOS管N26的漏极，输出所述第二振荡信号的延迟信号chp_step_d；其中，延迟时间可根据需要调整所述第十五电阻R15的阻值、所述第五电容C5的容值进行设置，在此不一一限定。作为示例，所述第三与逻辑门124a、所述第四与逻辑门124c及所述第五与逻辑门124d采用与非门输出端连接反相器的方式实现，在实际使用中，任意能实现与逻辑的电路结构均适用于本发明；所述第五或逻辑门124b采用或非门输出端连接反相器的方式实现，在实际使用中，任意能实现或逻辑的电路结构均适用于本发明。
如图1所示，所述电荷泵模块13连接于所述振荡信号产生模块12的输出端，基于所述振荡信号产生模块12输出的振荡信号对所述工作电压VDD进行升压，输出VCHP。
具体地，在本实施例中，所述电荷泵模块13的输出信号VCHP的电压值设置为VDD+vth~2VDD（包括端点）。
具体地，所述电荷泵模块13的结构不限，任意能对工作电压VDD进行升压的结构均适用，在此不一一赘述。在本实施例中，所述电荷泵模块13接收所述第三振荡信号chp_osc，还接收所述驱动电路的使能信号en、所述高电平使能信号en_h及所述低电平使能信号en_l，当各使能信号有效时所述电荷泵模块13开始工作，以确保所述振荡信号产生模块12正常工作后所述电荷泵模块13才开始工作，进而节约能耗。
如图1所示，所述驱动模块14连接于所述振荡信号产生模块12及所述电荷泵模块13的输出端，当所述输出电压VOUT低于设定输出电压UVLO时为所述NMOS功率管Q1及所述PMOS功率管Q2提供驱动信号。
具体地，所述驱动模块14包括第一驱动单元141及第二驱动单元142。所述第一驱动单元141接收所述电荷泵模块13的输出信号VCHP，当所述输出电压VOUT低于设定输出电压UVLO时产生与所述第二振荡信号的延迟信号chp_step_d同频的第一驱动信号（即所述NMOS功率管Q1的驱动信号NG），所述第一驱动信号的高电平等于所述电荷泵模块13的输出信号VCHP的电平；当所述输出电压VOUT高于设定输出电压UVLO时所述第一驱动信号呈高阻状态；所述第一驱动信号用于驱动所述NMOS功率管Q1。所述第二驱动单元142接收所述工作电压VDD，当所述输出电压VOUT低于设定输出电压UVLO时产生与所述第二振荡信号chp_step同频的第二驱动信号（即所述PMOS功率管Q2的驱动信号PG），所述第二驱动信号的高电平等于所述工作电压VDD的电平；当所述输出电压VOUT高于设定输出电压UVLO时所述第二驱动信号呈高阻状态；所述第二驱动信号用于驱动所述PMOS功率管Q2。
更具体地，如图4所示，所述第一驱动单元141包括第四PMOS管P4、第五PMOS管P5、第十一NMOS管N11、第十二NMOS管N12、第一或非逻辑门141a及第二或非逻辑门141b。所述第四PMOS管P4的源极连接所述电荷泵模块13的输出信号VCHP，栅极接收切换信号chp_off（所述切换信号chp_off由检测信号uvlo_off经过级联的第十二反相器not12及第十三反相器not13得到，所述检测信号uvlo_off在所述输出电压VOUT低于所述设定输出电压UVLO时起效，在本实施例中，低电平有效），漏极连接所述第五PMOS管P5的源极。所述第五PMOS管P5的栅极连接所述驱动电路的使能信号en的反信号（由所述驱动电路的使能信号en经过所述第十六反相器not16得到），漏极连接所述第十一NMOS管N11的漏极并输出所述第一驱动信号。所述第十一NMOS管N11的栅极接收所述第二振荡信号的延迟信号chp_step_d（经由级联的第十四反相器not14及第十五反相器not15传输至所述第十一NMOS管N11的栅极），源极接地。所述第一或非逻辑门141a的输入端连接所述切换信号chp_off及所述驱动电路的使能信号en的反信号；在本实施例中，所述第一或非逻辑门141a采用或非门实现。所述第二或非逻辑门141b的输入端连接所述第一或非逻辑门141a的输出端及所述第二振荡信号的延迟信号chp_step_d。所述第十二NMOS管N12的漏极连接所述第十一NMOS管N11的漏极，栅极连接所述第二或非逻辑门141b的输出端，源极接地。其中，当所述输出电压VOUT低于设定输出电压UVLO时，所述切换信号chp_off有效，控制所述第一驱动单元141工作。作为示例，所述第二或非逻辑门141b采用或门输出端连接反相器实现。
更具体地，如图4所示，所述第二驱动单元142包括第六PMOS管P6、第七PMOS管P7、第十三NMOS管N13、第十四NMOS管N14、第三或非逻辑门142a及第二或逻辑门142b。所述第六PMOS管P6的源极连接所述工作电压VDD，栅极连接所述驱动电路的使能信号en（所述驱动电路的使能信号en经由级联的第十六反相器not16及第十七反相器not17传输至所述第六PMOS管P6的栅极），漏极输出所述PMOS功率管Q2的驱动信号PG。所述第三或非逻辑门142a的输入端连接所述第二振荡信号chp_step的反信号（由所述第二振荡信号chp_step经过第十八反相器not18得到）及所述切换信号chp_off；作为示例，所述第三或非逻辑门142a采用或非门实现。所述第二或逻辑门142b的输入端连接所述第三或非逻辑门142a的输出端及所述驱动电路的使能信号en。所述第七PMOS管P7的源极连接所述工作电压VDD，栅极连接所述第二或逻辑门142b的输出端(在本实施例中，所述第二或逻辑门142b的输出端经过级联的第十九反相器not19及第二十反相器not20连接至所述第七PMOS管P7的栅极)，漏极连接所述第六PMOS管P6的漏极。所述第十三NMOS管N13的漏极连接所述第七PMOS管P7的漏极，栅极连接所述第二或逻辑门142b的输出端(在本实施例中，所述第二或逻辑门142b的输出端经过级联的第十九反相器not19及第二十反相器not20连接至所述第十三NMOS管N13的栅极)，源极连接所述第十四NMOS管N14的漏极。所述第十四NMOS管N14的栅极连接所述振荡信号产生模块的高电平使能信号en_h（在本实施例中，所述高电平使能信号en_h经过级联的第二十一反相器not21及第二十二反相器not22连接至所述第十四NMOS管N14的栅极），源极接地。作为示例，所述第二或逻辑门142b采用或非门输出端连接反相器实现。
需要说明的是，在低压工作时，所述检测信号uvlo_off处于逻辑低电平，使所述第四PMOS管P4常通；所述驱动电路的使能信号en处于逻辑高电平，使所述第五PMOS管P5常通；这样所述NMOS功率管Q1的驱动信号NG的电压即为VCHP的电压，所述第二振荡信号的延迟信号chp_step_d控制所述第十一NMOS管N11和第十二NMOS管N12的开启与关断，所述电荷泵模块13的输出信号VCHP在现有技术下不足以具备过大的带载能力，故所述NMOS功率管Q1的驱动信号NG会被所述第十一NMOS管N11和第十二NMOS管N12拉低至0，那么所述第十一NMOS管N11和第十二NMOS管N12的开启与关断即可以实现NG产生0至VCHP的波形。其中，第十二NMOS管N12还受所述检测信号uvlo_off与所述驱动电路的使能信号en的控制，便于切换控制环路后处于高阻态。所述PMOS功率管Q2的驱动信号PG受控于所述驱动电路的使能信号en、所述第二振荡信号chp_step、所述切换信号chp_off、所述高电平使能信号en_h，配合所述振荡信号产生模块12对所述PMOS功率管Q2进行开关，并便于切换控制环路后处于高阻态。
如图5所示，作为本发明的另一种实现方式，所述驱动电路1还包括NMOS功率管漏极电压检测模块15，所述NMOS功率管漏极电压检测模块15包括第八PMOS管P8、第十五NMOS管N15、第十六NMOS管N16、第三反相器not3、第三或逻辑门151、第十电阻R10及第九PMOS管P9。所述第八PMOS管P8的源极连接所述工作电压VDD，漏极连接所述第十五NMOS管N15的漏极。所述第十五NMOS管N15的源极连接所述第十六NMOS管N16的漏极。所述第十六NMOS管N16的源极接地。所述第八PMOS管P8、所述第十五NMOS管N15及所述第十六NMOS管N16的栅极连接所述PMOS功率管的驱动信号PG。所述第三反相器not3的输入端连接所述第八PMOS管P8的漏极。所述第三或逻辑门151的输入端连接所述第三反相器not3的输出端及所述切换信号chp_off。所述第十电阻R10的一端连接所述NMOS功率管的漏极（SW），另一端连接所述第九PMOS管P9的源极。所述第九PMOS管P9的栅极连接所述第三或逻辑门151的输出端，漏极输出NMOS功率管漏极电压检测信号step_ctr。其中，当所述输出电压VOUT低于设定输出电压UVLO时，所述切换信号chp_off有效。
需要说明的是，所述第八PMOS管P8用于检测在所述PMOS功率管的驱动电压PG完全开启后的电感电流；其中，所述第八PMOS管P8与所述PMOS功率管Q2类型相同、沟道长度L相同、沟道宽度W比例为m：1，m为实数。
实施例二
如图6所示，本实施例提供一种DCDC升压系统，所述DCDC升压系统包括：
DCDC升压电路3，PWM环路控制电路2及驱动电路1。
如图6所示，所述DCDC升压电路3包括NMOS功率管Q1及PMOS功率管Q2；当所述DCDC升压电路3的输出电压VOUT低于设定输出电压时，所述驱动电路1为所述NMOS功率管Q1及所述PMOS功率管Q2提供驱动信号；当所述DCDC升压电路3的输出电压VOUT高于设定输出电压时，所述PWM环路控制电路2为所述NMOS功率管Q1及所述PMOS功率管Q2提供驱动信号。
具体地，在本实施例中，所述DCDC升压电路3包括电感L、NMOS功率管Q1、PMOS功率管Q2及电容C。所述电感L的一端连接所述输入电压VIN，另一端连接所述NMOS功率管Q1的漏极（记为SW）。所述NMOS功率管Q1的栅极接收驱动信号NG，源极接地。所述PMOS功率管Q2的漏极连接所述NMOS功率管Q1的漏极，栅极接收驱动信号PG，源极经由所述电容C接地，并输出所述输出电压。在实际使用中，所述DCDC升压电路3的结构不限，任意能基于NMOS功率管Q1及PMOS功率管Q2实现升压功能的电路结构均适用。
具体地，当所述DCDC升压电路3的输出电压VOUT低于设定输出电压时，所述驱动电路1为所述NMOS功率管Q1及所述PMOS功率管Q2提供驱动信号。所述驱动电路1的结构及工作原理参见实施例一，在此不一一赘述。
具体地，当所述DCDC升压电路3的输出电压VOUT高于设定输出电压时，所述PWM环路控制电路2为所述NMOS功率管Q1及所述PMOS功率管Q2提供驱动信号。所述PWM环路控制电路2基于包括但不限于负载、输出电压VOUT、输入电压VIN、输入交流电等系统参数产生所述NMOS功率管Q1及所述PMOS功率管Q2的驱动信号，具体原理在此不一一赘述。
如图7所示为本发明的驱动信号NG、PG的波形与电感电流的关系，本发明在启动电压0.8V时仍可以使NMOS功率管的栅极电压抬升到一个合理的阈值范围，随着NMOS功率管栅极电压的波形变化配合产生PMOS功率管栅极电压的波形，使电感能完成更有效率的充放电周期。在输出电压达到一定值后，使PMOS功率管和NMOS功率管切换为主驱动逻辑控制（采用PWM环路控制电路2进行控制）。如图8所示，为输出电压的实际仿真曲线，DCDC升压电路分为三个阶段的升压，第一阶段PMOS功率管半开启，使VOUT达到VIN；第二阶段通过电荷泵升压，开启NG为电感电流储能后再开启PG，使VOUT达到设定输出电压UVLO；第三阶段采用环路控制对电感电流进行充放电，使VOUT达到目标值并使电压恒定。本发明的设计就是在VIN<VOUT<UVLO阶段（第二阶段）对VOUT进行升压的方案。
综上所述，本发明提供一种驱动电路及DCDC升压系统，包括：电源模块，将所述DCDC升压电路的输入电压及输出电压进行比较，并将所述输入电压与所述输出电压中较大的作为所述驱动电路的工作电压；振荡信号产生模块，连接所述输入电压及所述工作电压，用于产生振荡信号，并基于所述DCDC升压电路中电感电流的大小调整所述振荡信号的频率；电荷泵模块，连接于所述振荡信号产生模块的输出端，基于所述振荡信号产生模块输出的振荡信号对所述工作电压进行升压；驱动模块，连接于所述振荡信号产生模块及所述电荷泵模块的输出端，当所述输出电压低于设定输出电压时为所述NMOS功率管及所述PMOS功率管提供驱动信号。本发明的驱动电路及DCDC升压系统在输入电压较低的情况下（作为示例，0.8V），完全开启NMOS功率管，加快升压速度，解决带载无法升压的问题。同时，当输出电压达到设定输出电压后，本发明的驱动电路停止工作，不参与后续的环路控制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种驱动电路，用于驱动DCDC升压电路，其特征在于，所述驱动电路至少包括：
电源模块，将所述DCDC升压电路的输入电压及输出电压进行比较，并将所述输入电压与所述输出电压中较大的作为所述驱动电路的工作电压；
振荡信号产生模块，连接所述输入电压及所述工作电压，用于产生振荡信号，并基于所述DCDC升压电路中电感电流的大小调整所述振荡信号的频率；
电荷泵模块，连接于所述振荡信号产生模块的输出端，基于所述振荡信号产生模块输出的振荡信号对所述工作电压进行升压；
驱动模块，连接于所述振荡信号产生模块及所述电荷泵模块的输出端，当所述输出电压低于设定输出电压时为所述DCDC升压电路中的NMOS功率管及PMOS功率管提供驱动信号。
2.根据权利要求1所述的驱动电路，其特征在于：所述振荡信号产生模块包括第一充电单元，第二充电单元，第一放电单元，第二放电单元，第一电容，第二电容及逻辑单元；
所述第一充电单元连接所述第一电容及所述第二电容的上极板，提供与所述输入电压有关的第一充电电流；
所述第二充电单元连接所述第一电容及所述第二电容的上极板，提供与所述工作电压有关的第二充电电流；
所述第一放电单元连接所述第一电容及所述第二电容的上极板，当所述DCDC升压电路中的电感电流大于第一预设值时，通过所述第一放电单元对所述第一电容及所述第二电容进行放电；
所述第二放电单元连接所述第一电容及所述第二电容的上极板，当所述电感电流小于所述第一预设值时，通过所述第二放电单元对所述第一电容及所述第二电容进行放电；
所述逻辑单元连接所述第一电容及所述第二电容的上极板，基于所述第一电容及所述第二电容上的电压产生第一振荡信号，并在所述振荡信号产生模块的使能信号有效时输出与所述第一振荡信号反相的第二振荡信号、与所述振荡信号同相的第三振荡信号及所述第二振荡信号的延迟信号；
所述第一电容的下极板接地，所述第二电容的下极板连接所述第一振荡信号；所述第一放电单元中的放电电流小于所述第二放电单元中的放电电流。
3.根据权利要求2所述的驱动电路，其特征在于：所述第一充电单元包括第一PMOS管、第一电阻、第一NMOS管、NMOS电流镜、PMOS电流镜及第二PMOS管；所述第一PMOS管的源极连接所述输入电压，栅极接收第一使能信号，漏极经由所述第一电阻连接所述NMOS电流镜的输入端；所述第一NMOS管的漏极连接所述NMOS电流镜的输入端，栅极接收所述第一使能信号，源极接地；所述PMOS电流镜的输入端连接所述NMOS电流镜的输出端，电源端连接所述输入电压；所述第二PMOS管的源极连接所述PMOS电流镜的输出端，栅极连接所述第一振荡信号，漏极连接所述第一电容及所述第二电容的上极板；其中，所述第一使能信号在所述振荡信号产生模块正常工作且所述第一振荡信号为低电平时控制所述第一充电单元提供所述第一充电电流。
4.根据权利要求2所述的驱动电路，其特征在于：所述第二充电单元包括第三PMOS管及第二电阻；所述第三PMOS管的源极连接所述工作电压，栅极接收第二使能信号，漏极经由所述第二电阻连接所述第一电容及所述第二电容的上极板；其中，所述第二使能信号在所述振荡信号产生模块正常工作且所述第一振荡信号为低电平时控制所述第二充电单元提供所述第二充电电流。
5.根据权利要求2所述的驱动电路，其特征在于：所述第一放电单元包括第二NMOS管及第三电阻；所述第二NMOS管的源极接地，栅极连接所述第一振荡信号，漏极经由所述第三电阻连接所述第一电容及所述第二电容的上极板。
6.根据权利要求2所述的驱动电路，其特征在于：所述第二放电单元包括第四电阻、第五电阻、第六电阻、第三NMOS管、第四NMOS管及第五NMOS管；所述第四电阻的一端连接所述工作电压，另一端连接所述第三NMOS管的漏极；所述第三NMOS管的栅极连接NMOS功率管漏极电压检测信号，源极接地；所述第五电阻的一端连接所述第三NMOS管的栅极，另一端接地；所述第四NMOS管的源极接地，栅极连接所述第一振荡信号，漏极连接所述第五NMOS管的源极；所述第五NMOS管的栅极连接所述第三NMOS管的漏极，漏极经由所述第六电阻连接所述第一电容及所述第二电容的上极板。
7.根据权利要求2-6任意一项所述的驱动电路，其特征在于：所述振荡信号产生模块还包括第一控制单元；所述第一控制单元接收NMOS功率管的驱动信号及所述第一振荡信号，输出端连接所述逻辑单元的输入端；当所述电感电流大于第二预设值时，藉由所述逻辑单元调整所述第一振荡信号进而控制所述NMOS功率管关断。
8.根据权利要求7所述的驱动电路，其特征在于：所述第一控制单元包括第六NMOS管、第七电阻、第一施密特触发器、第一反相器、第二反相器、第八电阻、第三电容、第七NMOS管及第一或逻辑门；所述第六NMOS管的源极接地，栅极连接所述NMOS功率管的驱动信号，漏极经由所述第七电阻连接所述工作电压；所述第一施密特触发器的输入端连接所述第六NMOS管的漏极；所述第一反相器及所述第二反相器依次串联于所述第一施密特触发器的输出端；所述第八电阻的一端连接所述第二反相器的输出端，另一端连接所述第三电容的上极板；所述第三电容的下极板接地；所述第七NMOS管的源极接地，栅极连接所述第一反相器的输出端，漏极连接所述第三电容的上极板；所述第一或逻辑门的第一输入端连接所述第三电容的上极板，第二输入端连接所述第一振荡信号，输出端连接所述逻辑单元。
9.根据权利要求2-6任意一项所述的驱动电路，其特征在于：所述振荡信号产生模块还包括第二控制单元；所述第二控制单元接收NMOS功率管的漏极电压，输出端连接所述逻辑单元的输入端；当所述NMOS功率管的漏极电压小于所述工作电压时，藉由所述逻辑单元调整所述第一振荡信号进而控制所述PMOS功率管关断。
10.根据权利要求9所述的驱动电路，其特征在于：所述第二控制单元包括比较器、第四电容、第八NMOS管、第九NMOS管、第十NMOS管及第九电阻；所述比较器将所述NMOS功率管的漏极电压与所述工作电压进行比较，并输出比较结果；所述第八NMOS管的源极接地，栅极连接所述振荡信号产生模块的正常工作信号，漏极连接所述第九NMOS管的源极；所述第九NMOS管的栅极连接所述比较器的输出端，漏极经由所述第九电阻连接所述工作电压并连接所述逻辑单元；所述第四电容的上极板连接所述比较器的输出端，下极板连接所述第九NMOS管的源极；所述第十NMOS管的源极连接所述第九NMOS管的源极，栅极连接NMOS功率管的驱动信号，漏极连接所述比较器的输出端。
11.根据权利要求2-6任意一项所述的驱动电路，其特征在于：所述驱动电路还包括NMOS功率管漏极电压检测模块，所述NMOS功率管漏极电压检测模块包括第八PMOS管、第十五NMOS管、第十六NMOS管、第三反相器、第三或逻辑门、第十电阻及第九PMOS管；所述第八PMOS管的源极连接所述工作电压，漏极连接所述第十五NMOS管的漏极；所述第十五NMOS管的源极连接所述第十六NMOS管的漏极；所述第十六NMOS管的源极接地；所述第八PMOS管、所述第十五NMOS管及所述第十六NMOS管的栅极连接PMOS功率管的驱动信号；所述第三反相器的输入端连接所述第八PMOS管的漏极；所述第三或逻辑门的输入端连接所述第三反相器的输出端及切换信号；所述第十电阻的一端连接所述NMOS功率管的漏极，另一端连接所述第九PMOS管的源极；所述第九PMOS管的栅极连接所述第三或逻辑门的输出端，漏极输出NMOS功率管漏极电压检测信号；其中，当所述输出电压低于设定输出电压时，所述切换信号有效。
12.根据权利要求2所述的驱动电路，其特征在于：所述驱动模块包括第一驱动单元及第二驱动单元；
所述第一驱动单元接收所述电荷泵模块的输出信号，当所述输出电压低于设定输出电压时产生与所述第二振荡信号的延迟信号同频的第一驱动信号，所述第一驱动信号的高电平等于所述电荷泵模块的输出信号的电平；当所述输出电压高于设定输出电压时所述第一驱动信号呈高阻状态；所述第一驱动信号用于驱动所述NMOS功率管；
所述第二驱动单元接收所述工作电压，当所述输出电压低于设定输出电压时产生与所述第二振荡信号同频的第二驱动信号，所述第二驱动信号的高电平等于所述工作电压的电平；当所述输出电压高于设定输出电压时所述第二驱动信号呈高阻状态；所述第二驱动信号用于驱动所述PMOS功率管。
13.根据权利要求12所述的驱动电路，其特征在于：所述第一驱动单元包括第四PMOS管、第五PMOS管、第十一NMOS管、第十二NMOS管、第一或非逻辑门及第二或非逻辑门；所述第四PMOS管的源极连接所述电荷泵模块的输出端，栅极接收切换信号，漏极连接所述第五PMOS管的源极；所述第五PMOS管的栅极连接所述驱动电路的使能信号的反信号，漏极连接所述第十一NMOS管的漏极并输出所述第一驱动信号；所述第十一NMOS管的栅极接收所述第二振荡信号的延迟信号，源极接地；所述第一或非逻辑门的输入端连接所述切换信号及所述驱动电路的使能信号的反信号；所述第二或非逻辑门的输入端连接所述第一或非逻辑门的输出端及所述第二振荡信号的延迟信号；所述第十二NMOS管的漏极连接所述第十一NMOS管的漏极，栅极连接所述第二或非逻辑门的输出端，源极接地；其中，当所述输出电压低于设定输出电压时，所述切换信号有效，控制所述第一驱动单元工作。
14.根据权利要求12所述的驱动电路，其特征在于：所述第二驱动单元包括第六PMOS管、第七PMOS管、第十三NMOS管、第十四NMOS管、第三或非逻辑门及第二或逻辑门；所述第六PMOS管的源极连接所述工作电压，栅极连接所述驱动电路的使能信号，漏极输出所述PMOS功率管的驱动信号；所述第三或非逻辑门的输入端连接所述第二振荡信号的反信号及切换信号；所述第二或逻辑门的输入端连接所述第三或非逻辑门的输出端及所述驱动电路的使能信号；所述第七PMOS管的源极连接所述工作电压，栅极连接所述第二或逻辑门的输出端，漏极连接所述第六PMOS管的漏极；所述第十三NMOS管的漏极连接所述第七PMOS管的漏极，栅极连接所述第二或逻辑门的输出端，源极连接所述第十四NMOS管的漏极；所述第十四NMOS管的栅极连接所述振荡信号产生模块的高电平使能信号，源极接地。
15.一种DCDC升压系统，其特征在于，所述DCDC升压系统至少包括：
DCDC升压电路，PWM环路控制电路及如权利要求1-14任意一项所述的驱动电路；
所述DCDC升压电路包括NMOS功率管及PMOS功率管；当所述DCDC升压电路的输出电压低于设定输出电压时，所述的驱动电路为所述NMOS功率管及所述PMOS功率管提供驱动信号；当所述DCDC升压电路的输出电压高于设定输出电压时，所述PWM环路控制电路为所述NMOS功率管及所述PMOS功率管提供驱动信号。
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