CN116520136A - 一种防误触发测试模式的控制电路、方法及芯片 - Google Patents

一种防误触发测试模式的控制电路、方法及芯片 Download PDF

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Abstract

一种防误触发测试模式的控制电路、方法及芯片，控制电路的有效信号识别模块用于对测试信号进行脉冲计数，并定期清零，生成计数数据信号；响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号。控制电路的测试模式控制模块接收到有效测试信号且确定开关单元处于接通状态时，向待测试电路输出测试模式使能信号；若接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号，控制开关单元保持断开，以防止待测试电路进入测试模式。由此在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段也能够防止误触发进入测试模式，有利于确保电路正常工作。

Description

一种防误触发测试模式的控制电路、方法及芯片
技术领域
本申请涉及集成电路技术领域，特别是涉及一种防误触发测试模式的控制电路、方法及芯片。
背景技术
集成电路测试是确保电路品质的重要环节之一。相关技术中，有的测试方法，仅输入测试信号，即可触发电路直接进入测试模式，而不需要改变引脚的连接方式，以便有助于提高进入测试模式的便捷性。
然而，当前这种测试模式存在一定弊端。一方面，在测试阶段，容易因杂波干扰，误触发进入测试模式，导致生成错误的测试数据，影响测试精度；另一方面，在用户使用阶段，即不再需要进入测试模式的场景下，也难以避免被误触发进入测试模式，导致影响电路本身以及相关装置正常工作。
发明内容
为了解决现有技术中存在的至少一个问题，本申请的目的在于提供一种防误触发测试模式的控制电路、方法及芯片，在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段，也能够防止误触发进入测试模式，有利于确保电路正常工作，提高用户体验。
为实现上述目的，本申请提供的防误触发测试模式的控制电路，应用于待测试电路，所述控制电路包括，
有效信号识别模块，被配置为接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；所述有效信号识别模块，还响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；
包括开关单元的测试模式控制模块，被配置为：
响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；
响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
进一步地，所述测试模式控制模块，还包括，
开关状态控制单元，被配置为接收所述计数数据信号，并响应于所述计数数据信号的脉冲计数小于等于所述第二脉冲个数阈值，控制所述开关单元处于接通状态，以及响应于所述计数数据信号的脉冲计数大于等于所述第二脉冲个数阈值，控制所述开关单元处于断开状态；
开关单元状态识别单元，被配置为识别所述开关单元的状态，生成开关单元状态信号；
第一非门，所述第一非门的输入端用于输入所述开关单元状态信号；
与门，所述与门的第一输入端连接所述第一非门的输出端；所述与门的第二输入端用于输入所述有效测试信号；所述与门的输出端用于输出所述测试模式使能信号。
更进一步地，所述有效信号识别模块，包括，定期清零子模块和计数子模块；其中，
所述定期清零子模块，被配置为生成定期清零信号，根据所述定期清零信号对所述脉冲计数进行清零；
所述计数子模块，包括，
与非门，所述与非门的第一输入端用于输入所述定期清零信号；所述与非门的第二输入端用于输入使能信号；
第二非门，所述第二非门的输入端连接所述与非门的输出端；以及，
计数D触发器组，包括以第一序列依次耦接的N个计数D触发器；所述N个计数D触发器的使能输入端连接所述第二非门的输出端；在所述第一序列中：
第1个计数D触发器，所述第1个计数D触发器的时钟输入端用于输入所述测试信号；所述第1个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第1个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；
第2个至第（N-1）个计数D触发器，所述第2个至第（N-1）个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第2个至第（N-1）个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；其中，第M个计数D触发器的正相输出端还用于输出所述有效测试信号，2<M≤（N-1）；
第N个计数D触发器，所述第N个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第N个计数D触发器的反相输出端连接所述第N个计数D触发器的信号输入端。
进一步地，所述定期清零子模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向所述计数模块发送所述定期清零信号。
进一步地，所述开关单元为熔丝；
所述开关状态控制单元，包括N个MOS管；所述N个MOS管的栅极与所述N个计数D触发器的正相输出端一一对应连接，用以输入所述对应的计数数据信号；所述N个MOS管的漏极连接电源电压；所述N个MOS管的源极均连接所述开关单元的一端，并通过所述开关电源的另一端接地。
进一步地，所述开关单元状态识别单元，包括，
第一电流镜，包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管共栅共源，二者的栅极连接偏置电压，二者的源极连接电源电压；
第二电流镜，包括第三MOS管和第四MOS管，所述第三MOS管和所述第四MOS管共栅，二者的栅极和所述第三MOS管的漏极均连接所述第一MOS管的漏极，所述第四MOS管的源极连接所述开关单元的一端，并通过所述开关电源的另一端接地；
电阻，所述电阻的一端连接所述第三MOS管的源极，所述电阻的另一端接地；
射随器，所述射随器的输入端连接所述第二MOS管的漏极和所述第四MOS管的漏极；所述射随器的输出端输出开关单元状态信号。
更进一步地，所述开关单元状态识别单元，还包括，
模数转换器，所述模数转换器连接在所述射随器和所述第一非门之间，用于对所述射随器输出的开关单元状态信号进行模数转换，并将转换后的开关单元状态信号输出至所述第一非门。
为实现上述目的，本申请还提供的防止误触发进入测试模式的控制方法，应用于待测试电路，所述控制方法包括，
有效信号识别模块接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；
所述有效信号识别模块响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；
包括开关单元的所述测试模式控制模块，响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；
所述测试模式控制模块响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
为实现上述目的，本申请还提供的防误触发测试模式的电路，包括：如上所述的防误触发测试模式的控制电路。
为实现上述目的，本申请还提供的芯片，包括：如上所述的防误触发测试模式的电路。
本申请的一种防误触发测试模式的控制电路、方法及芯片，通过有效信号识别模块接收使能信号和测试信号，对测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块，并通过有效信号识别模块响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至测试模式控制模块，以及通过包括开关单元的测试模式控制模块，响应于接收到有效测试信号，且确定开关单元处于接通状态，则向待测试电路输出测试模式使能信号，以控制待测试电路进入测试模式，并响应于接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号，则控制开关单元处于断开状态，以避免待测试电路进入测试模式。由此，在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段也能够防止误触发进入测试模式，有利于确保电路正常工作，提高用户体验。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。
附图说明
附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为根据本申请实施例的防误触发测试模式的控制电路结构示意图；
图2为根据本申请另一实施例的防误触发测试模式的控制电路结构示意图；
图3为根据本申请实施例的杂波信号和on_off信号波形图；
图4为根据本申请实施例的开关单元状态识别单元结构示意图；
图5为根据本申请实施例的防止误触发进入测试模式的控制方法流程图；
图6为根据本申请实施例的防误触发测试模式的电路结构框图；
图7为根据本申请实施例的芯片结构框图。
具体实施方式
下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本申请中提及的“第一”、“第二”等概念仅用于对不同的装置、模块、单元或数据进行区分，并非用于限定这些装置、模块、单元或数据所执行的功能的顺序或者相互依存关系。
需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
下面，将参考附图详细地说明本申请的实施例。
图1为根据本申请实施例的防误触发测试模式的控制电路结构示意图。如图1所示，防误触发测试模式的控制电路100，应用于待测试电路200，该待测试电路200具体可以是BUCK电路（降压式变换电路），也可以是其他电路。防误触发测试模式的控制电路100包括有效信号识别模块10和测试模式控制模块20，测试模式控制模块20包括开关单元（图1中未示出）。
其中，有效信号识别模块10被配置为接收使能信号en和脉冲测试信号test，对测试信号test进行定期清零地脉冲计数，并生成计数数据信号count，发送至测试模式控制模块20。有效信号识别模块10还响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号eff，发送至测试模式控制模块20。
测试模式控制模块20被配置为：响应于接收到有效测试信号eff，且确定开关单元处于接通状态，则向待测试电路200输出测试模式使能信号test_en，以控制待测试电路200进入测试模式；响应于接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号count，则控制开关单元处于断开状态，并保持在断开状态，以防止待测试电路200进入测试模式。
具体地，为防止杂波信号误触发，有效信号识别模块10对接收到的测试信号test进行脉冲计数。具体情况如下：
若定期清零前，计数数值小于第一脉冲个数阈值，则对当前计数进行清零。
若定期清零前，计数数值大于等于第一脉冲个数阈值，且小于第二脉冲个数阈值，则向测试模式控制模块20输出有效测试信号eff，此时，若开关单元处于接通状态，则触发待测试电路200进入测试模式。从而在测试阶段中，能够有效避免待测试电路200因误触发进入测试模式，并有助于筛选标准的测试信号，提高测试精度。
若接收到定期清零信号reg之前，计数数值达到第二脉冲个数阈值（具体示例中，第二脉冲个数阈值可以是第一脉冲个数阈值的4倍），则控制开关单元处于断开状态，并固定保持在断开状态。此时，待测试电路200将无法再次进入测试模式。即可以在测试结束后，通过比有效测试信号eff频率更高的控制信号，控制开关单元固定保持在断开状态，而在开关单元断开的情况下，测试模式控制模块20不会向待测试电路200输出测试模式使能信号test_en，由此能够控制待测试电路200不再进入测试模式。
可以理解的是，开关单元可以是熔丝，也可以是在接收到控制信号后能够实现断开、并固定地保持断开状态的其他适用电路或器件，本申请对此不作具体限制。
在具体示例中，开关单元为熔丝，定期清零的时长阈值可以为8192ms，第一脉冲个数阈值可以为220个。也就是说，若有效信号识别模块10在8192ms内接收到的脉冲个数少于220，则基于该脉冲信号频率过低，判定为干扰信号，即非有效测试信号，此时对当前脉冲计数进行清零，不触发进入测试模式。若有效信号识别模块10接收到220个脉冲时，还未达到8192ms，则向测试模式控制模块20输出有效测试信号eff，此时若确定熔丝处于接通状态，则触发待测试电路200进入测试模式，并基于该有效测试信号eff进行测试。从而在测试阶段中，能够有效避免待测试电路200因误触发进入测试模式，并有助于筛选标准的测试信号，提高测试精度。若有效信号识别模块10接收到222个脉冲时，还未达到8192ms，该信号为控制熔丝熔断的信号，其频率大约为有效测试信号eff频率的4倍，在确定不再进行测试的场景下，通过输入该高频控制信号，控制熔丝熔断，使得后续的用户使用阶段中，能够防止待测试电路200因误触发进入测试模式，有利于确保电路正常工作，提高用户体验。
图2为根据本申请另一实施例的防误触发测试模式的控制电路结构示意图。如图2所示，测试模式控制模块20，还包括开关状态控制单元21、开关单元状态识别单元22、第一非门N1和与门AND。
其中，开关状态控制单元21被配置为接收计数数据信号，并响应于计数数据信号的脉冲计数小于等于第二脉冲个数阈值，控制开关单元处于接通状态，以及响应于计数数据信号的脉冲计数大于等于第二脉冲个数阈值，控制开关单元处于断开状态，并保持在断开状态。
可选地，开关单元为熔丝F。
具体地，开关单元状态识别单元22被配置为识别熔丝F的状态，生成开关单元状态信号on_off。
第一非门N1的输入端用于输入开关单元状态信号on_off。
与门AND的第一输入端连接第一非门N1的输出端；与门AND的第二输入端用于输入有效测试信号eff；与门AND的输出端用于输出测试模式使能信号testmode_en。
也就是说，开关状态控制单元21接收有效信号识别模块10发送的计数数据信号。当计数数据信号的脉冲计数小于等于第二脉冲个数阈值（如222）时，熔丝F保持接通状态，并在计数数据信号的脉冲计数大于等于第二脉冲个数阈值（如222）时，熔断熔丝F。
开关单元状态识别单元22用于识别熔丝F的状态，并基于熔丝F的状态生成开关单元状态信号on_off，经第一非门N1对开关单元状态信号on_off取非，并输出至与门AND。此时，若开关单元状态信号on_off为0（即接通状态），且有效测试信号eff为1（即测试信号有效），则与门AND输出的测试模式使能信号testmode_en为1（即触发待测试电路200进入测试模式）；若开关单元状态信号on_off为1（即断开状态，如图3所示on_off信号），或者有效测试信号eff为0（即测试信号无效，如接收到图3所示杂波信号），则与门AND输出的测试模式使能信号testmode_en为0，即不会触发待测试电路200进入测试模式。
本申请实施例中，如图2所示，有效信号识别模块10，包括定期清零子模块11和计数子模块12。其中，定期清零子模块11，被配置为生成定期清零信号reg，根据定期清零信号reg对脉冲计数进行清零；计数子模块12，包括与非门NAND、第二非门N2和计数D触发器组。
具体地，与非门NAND的第一输入端用于输入定期清零信号reg；与非门NAND的第二输入端用于输入使能信号en。
第二非门N2的输入端连接与非门NAND的输出端。
计数D触发器组，包括以第一序列依次耦接的N个计数D触发器。N个计数D触发器的使能输入端连接第二非门N2的输出端。
在第一序列中：
第1个计数D触发器D1的时钟输入端用于输入测试信号test；第1个计数D触发器D1的正相输出端Q用于输出对应的计数数据信号；第1个计数D触发器D1的反相输出端连接第1个计数D触发器D1的信号输入端D，并连接第2个计数D触发器D2的时钟输入端。
第2个至第（N-1）个计数D触发器（D2至DN-1）的正相输出端Q用于输出对应的计数数据信号；第2个至第（N-1）个计数D触发器（D2至DN-1）的反相输出端连接各自计数D触发器的信号输入端D，并连接各自对应的下一个计数D触发器的时钟输入端；其中，第M个计数D触发器DM的正相输出端D还用于输出有效测试信号eff，并满足2<M≤（N-1），其中M对应以2为底第一计数阈值的对数，N对应以2为底第二计数阈值的对数。
第N个计数D触发器（D1至DN）的正相输出端Q用于输出对应的计数数据信号；第N个计数D触发器（D1至DN）的反相输出端连接第N个计数D触发器DN的信号输入端D。
也就是说，当定期清零信号reg为1（即当前未对计数子模块12进行清零）且使能信号en为1（即对计数子模块12进行使能）时，计数D触发器组对测试信号test的脉冲个数进行计数。在具体示例中，N=22，M=20，定时清零时长为8192ms。即，若在8192ms内，计数子模块12接收到的测试信号test脉冲数可以达到220次，即计数数值达到第一计数阈值，则将该测试信号test判定为有效测试信号eff，并由第M个计数D触发器DM的正相输出端Q将有效测试信号eff发送至测试模式控制模块20的与门AND，以便结合开关单元状态信号on_off确定是否触发待测试电路200进入测试模式；若在8192ms内，计数子模块12接收到的测试信号test脉冲数达到222次，即计数数值达到第二计数阈值，则通过测试模式控制模块20控制开关单元熔断，以避免待测试电路200进入测试模式。
进一步地，定期清零子模块11被配置为接收到使能信号en时开始计时；响应于计时时长至时长阈值，向计数子模块12发送定期清零信号reg。需要说明的是，此处的时长阈值即定期清零时长。具体示例中，定期清零子模块11可以是包括13个计时D触发器的计时D触发器组，时长阈值可以是上述的8192ms。
本申请实施例中，如图2所示，开关状态控制单元21，包括N个MOS管（MOS1至MOSN）。N个MOS管（MOS1至MOSN）的栅极与N个计数D触发器（D1至DN）的正相输出端一一对应连接，用以输入对应的计数数据信号；N个MOS管（MOS1至MOSN）的漏极连接电源电压VDD；N个MOS管（MOS1至MOSN）的源极均连接熔丝F的一端，熔丝F的另一端接地。
具体地，开关状态控制单元21中的N个MOS管与计数子模块12中的N个计数D触发器一一对应设置，当计数D触发器处于计数状态时，其对应的MOS管的漏极和源极处于导通状态。因此，基于需求配置相应的开关单元（如具有相应熔断电流的熔丝），使得前（N-1）个MOS管导通时（即定期清零时长内，脉冲计数为2N-1），通过熔丝F的电流（即（N-1）个MOS管的漏极至源极的电流之和）还不足以使熔丝F熔断，而当N个MOS管均导通时（即定期清零时长内，脉冲计数为2N），通过熔丝F的电流（即N个MOS管的漏极至源极的电流之和）足以使熔丝F熔断，使得待测试电路200无法再次进入测试模式。由此，实现开关状态控制单元21对熔丝F的熔断状态的控制。
图4为根据本申请实施例的开关单元状态识别单元结构示意图。如图4所示，开关单元状态识别单元22，包括第一电流镜、第二电流镜、电阻R和射随器Ef。
其中，第一电流镜，包括第一MOS管Mn1和第二MOS管Mn2，第一MOS管Mn1和第二MOS管Mn2共栅共源，二者的栅极连接偏置电压Vb，二者的源极连接电源电压VDD。
第二电流镜，包括第三MOS管Mn3和第四MOS管Mn4，第三MOS管Mn3和第四MOS管Mn4共栅，二者的栅极和第三MOS管Mn3的漏极均连接第一MOS管Mn1的漏极，第四MOS管Mn4的源极A通过熔丝F接地。
电阻R的一端连接第三MOS管Mn3的源极，电阻R的另一端接地。
射随器Ef的输入端连接第二MOS管Mn2的漏极和第四MOS管Mn4的漏极；射随器Ef的输出端输出开关单元状态信号on_off。
本申请实施例中，开关单元状态识别单元，还包括模数转换器AD。模数转换器AD连接在射随器Ef和第一非门N1之间，用于对射随器Ef输出的开关单元状态信号on_off进行模数转换，并将转换后的开关单元状态信号on_off输出至第一非门N1。
具体地，提供偏置电压Vb后，若熔丝F处于接通状态，则射随器Ef的输入电压为第一电压值V1（其大于0，小于电源电压VDD，具体取决于在电源电压VDD下，熔丝F和第四MOS管Mn4的分压），此时经模数转换器AD转换后输出的开关单元状态信号on_off为0；若熔丝F处于断开状态，则射随器Ef的输入电压为第二电压值V2（其大小为VDD），此时经模数转换器AD转换后输出的开关单元状态信号on_off为1，而第一非门输出为0，从而使得与门AND输出为0。
综上所述，通过有效信号识别模块接收使能信号和测试信号，对测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块，并通过有效信号识别模块响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至测试模式控制模块，以及通过包括开关单元的测试模式控制模块，响应于接收到有效测试信号，且确定开关单元处于接通状态，则向待测试电路输出测试模式使能信号，以控制待测试电路进入测试模式，并响应于接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号，则控制开关单元处于断开状态并保持，以防止待测试电路进入测试模式。由此，在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段也能够防止误触发进入测试模式，有利于确保电路正常工作，提高用户体验。
图5为根据本申请实施例的防止误触发进入测试模式的控制方法流程图。参考图5所示，防止误触发进入测试模式的控制方法，应用于待测试电路，该控制方法包括以下步骤：
步骤401，有效信号识别模块接收使能信号和测试信号，对测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块。
步骤402，有效信号识别模块响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至测试模式控制模块。
步骤403，包括开关单元的测试模式控制模块，响应于接收到有效测试信号，且确定开关单元处于接通状态，则向待测试电路输出测试模式使能信号，以控制待测试电路进入测试模式。
步骤404，测试模式控制模块响应于接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号，则控制开关单元处于断开状态并保持，以防止待测试电路进入测试模式。
本申请实施例中，测试模式控制模块，还包括开关状态控制单元、开关单元状态识别单元、第一非门和与门。步骤404具体包括以下步骤：
步骤4041，开关状态控制单元接收计数数据信号，并响应于计数数据信号的脉冲计数小于等于第二脉冲个数阈值，控制开关单元处于接通状态，以及响应于计数数据信号的脉冲计数大于等于第二脉冲个数阈值，控制开关单元处于断开状态。
步骤4042，开关单元状态识别单元识别开关单元的状态，生成开关单元状态信号。
步骤4043，第一非门对开关单元状态信号取非；与门对有效测试信号和取非后的开关单元状态信号取与，以便输出测试模式使能信号。
进一步地，有效信号识别模块，包括定期清零子模块和计数子模块。计数子模块，包括与非门、第二非门和计数D触发器组。该方法还包括：定期清零子模块生成定期清零信号，发送至与非门；通过与非门和第二非门对定期清零信号和使能信号的逻辑控制，向计数D触发器组输出信号；计数D触发器组对接收到的测试信号进行定期清零地脉冲计数，生成计数数据信号，发送至测试模式控制模块；计数D触发器组响应于脉冲计数大于等于第一脉冲个数阈值，生成有效测试信号，发送至测试模式控制模块。
进一步地，控制电路，还包括定期清零子模块。该方法还包括，定期清零子模块接收到使能信号时开始计时；响应于计时时长至时长阈值，向有效信号识别模块发送定期清零信号。
本申请实施例中，开关单元状态识别单元，还包括，模数转换器。该方法还包括，模数转换器对射随器输出的开关单元状态信号进行模数转换，并将转换后的开关单元状态信号输出至第一非门。
需要说明的是，上述实施例中对防误触发测试模式的控制电路的解释说明也适用于上述实施例中的防误触发测试模式的控制方法，此处不再赘述。
图6为根据本申请实施例的防误触发测试模式的电路结构框图。如图6所示，防误触发测试模式的电路1000，包括上述实施例的防误触发测试模式的控制电路100，在具体示例中，还可以包括待测试电路200。
图7为根据本申请实施例的芯片结构框图。如图7所示，芯片2000，包括：上述实施例的防误触发测试模式的电路1000。
需要指出的是，上述所提到的具体数值只为了作为示例详细说明本申请的实施，而不应理解为对本申请的限制。在其它例子或实施方式或实施例中，可根据本申请来选择其它数值，在此不作具体限定。
本领域普通技术人员可以理解：以上仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种防误触发测试模式的控制电路，其特征在于，应用于待测试电路，所述控制电路包括，
有效信号识别模块，被配置为接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；所述有效信号识别模块，还响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；
包括开关单元的测试模式控制模块，被配置为：
响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；
响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
2.根据权利要求1所述的防误触发测试模式的控制电路，其特征在于，所述测试模式控制模块，还包括，
开关状态控制单元，被配置为接收所述计数数据信号，并响应于所述计数数据信号的脉冲计数小于等于所述第二脉冲个数阈值，控制所述开关单元处于接通状态，以及响应于所述计数数据信号的脉冲计数大于等于所述第二脉冲个数阈值，控制所述开关单元处于断开状态；
开关单元状态识别单元，被配置为识别所述开关单元的状态，生成开关单元状态信号；
第一非门，所述第一非门的输入端用于输入所述开关单元状态信号；
与门，所述与门的第一输入端连接所述第一非门的输出端；所述与门的第二输入端用于输入所述有效测试信号；所述与门的输出端用于输出所述测试模式使能信号。
3.根据权利要求2所述的防误触发测试模式的控制电路，其特征在于，所述有效信号识别模块，包括，定期清零子模块和计数子模块；其中，
所述定期清零子模块，被配置为生成定期清零信号，根据所述定期清零信号对所述脉冲计数进行清零；
所述计数子模块，包括，
与非门，所述与非门的第一输入端用于输入所述定期清零信号；所述与非门的第二输入端用于输入使能信号；
第二非门，所述第二非门的输入端连接所述与非门的输出端；以及，
计数D触发器组，包括以第一序列依次耦接的N个计数D触发器；所述N个计数D触发器的使能输入端连接所述第二非门的输出端；在所述第一序列中：
第1个计数D触发器，所述第1个计数D触发器的时钟输入端用于输入所述测试信号；所述第1个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第1个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；
第2个至第（N-1）个计数D触发器，所述第2个至第（N-1）个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第2个至第（N-1）个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；其中，第M个计数D触发器的正相输出端还用于输出所述有效测试信号，2<M≤（N-1）；
第N个计数D触发器，所述第N个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第N个计数D触发器的反相输出端连接所述第N个计数D触发器的信号输入端。
4.根据权利要求3所述的防误触发测试模式的控制电路，其特征在于，所述开关单元为熔丝；
所述开关状态控制单元，包括N个MOS管；所述N个MOS管的栅极与所述N个计数D触发器的正相输出端一一对应连接，用以输入所述对应的计数数据信号；所述N个MOS管的漏极连接电源电压；所述N个MOS管的源极均连接所述开关单元的一端，并通过所述开关电源的另一端接地。
5.根据权利要求3所述的防误触发测试模式的控制电路，其特征在于，所述定期清零子模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向所述计数模块发送所述定期清零信号。
6.根据权利要求2所述的防误触发测试模式的控制电路，其特征在于，所述开关单元状态识别单元，包括，
第一电流镜，包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管共栅共源，二者的栅极连接偏置电压，二者的源极连接电源电压；
第二电流镜，包括第三MOS管和第四MOS管，所述第三MOS管和所述第四MOS管共栅，二者的栅极和所述第三MOS管的漏极均连接所述第一MOS管的漏极，所述第四MOS管的源极连接所述开关单元的一端，并通过所述开关电源的另一端接地；
电阻，所述电阻的一端连接所述第三MOS管的源极，所述电阻的另一端接地；
射随器，所述射随器的输入端连接所述第二MOS管的漏极和所述第四MOS管的漏极；所述射随器的输出端输出开关单元状态信号。
7.根据权利要求6所述的防误触发测试模式的控制电路，其特征在于，所述开关单元状态识别单元，还包括，
模数转换器，所述模数转换器连接在所述射随器和所述第一非门之间，用于对所述射随器输出的开关单元状态信号进行模数转换，并将转换后的开关单元状态信号输出至所述第一非门。
8.一种防止误触发进入测试模式的控制方法，其特征在于，应用于待测试电路，所述控制方法包括，
有效信号识别模块接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；
所述有效信号识别模块响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；
包括开关单元的所述测试模式控制模块，响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；
所述测试模式控制模块响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
9.一种防误触发测试模式的电路，其特征在于，包括，权利要求1-7任一项所述的防误触发测试模式的控制电路。
10.一种芯片，其特征在于，所述芯片，包括权利要求9所述的防误触发测试模式的电路。
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