CN110830008A - 一种电压波形产生装置 - Google Patents

Abstract

本发明提供一种电压波形产生装置，应用于脉冲宽度调制系统中。本发明的电压波形产生装置包括数字序列产生器模块、组合逻辑电路模块以及数模转换器模块，外部时钟输入信号经数字序列产生器模块和组合逻辑电路模块处理后产生预设时间长度的数字域电压波形并发送给数模转换器模块，数模转换器模块对预设时间长度的数字域电压波形进行转换处理后向外部输出预设时间长度的模拟电压波形。本发明的电压波形产生装置克服了目前现有技术方案的缺点，实现了一个任意可编程时间长度的电压波形。

Description

一种电压波形产生装置

技术领域

本发明属于脉冲宽度调制技术领域，尤其涉及一种电压波形产生装置。

背景技术

在脉冲调制PWM控制和脉冲调制PWM调制电路中，经常需要产生一个周期上升的电压波形，如图1是DC-DC控制器的PWM控制原理图：001是电阻R1和电阻R2组成的分压电路，用于检测系统的输出电压，检测的输出值为VS；002是运算放大器，用于产生VS和基准电压VREF的差分信号，并将该差分信号(Vcomp)以电荷的形式保存在电容C1(003)。Vcomp电压与锯齿波产生器004产生的周期信号Vsw进行比较，产生的方波信号去控制金属氧化物半导体场效应晶体管(后面简称MOSFET)M1。当基准VREF<VS，002输出电压Vcomp升高，比较器005输出的方波信号的占空比将减小，该占空比去控制由开关管M1(006)、整流管M2(007)、电感L1(008)、负载CL1和RL1(009)和电源V1(010)组成的降压变换器；信号Vcontrol占空比的下降(见图2(a))，将使降压变换器的输出电压VOUT下降。当基准VREF>VS，002输出电压Vcomp下降，比较器005输出的方波的占空比将增大(见图2(b))，这个占空比信号将调整降压变换器，使输出电压VOUT升高。通过这样的反馈控制，最终使VS趋于VREF，即VS＝VREF。VOUT＝VREF*(R1+R2)/R1。

如上所述，锯齿波产生器004产生的周期性波形，是DC-DC变换器控制中必不可少的一个环节。一般情况下，这个周期性波形的周期一般在几十KHZ到几十MHZ左右。但是在特殊模式中，比如待机模式或者突发模式(burst-mode)中，为了满足能效要求，降低功耗，工作频率会下降至1KHZ以内，甚至几十HZ。尤其在AC-DC适配器控制芯片中，为了满足6级能效要求，待机模式下，频率一般要下降到1KHZ至10HZ的某个范围内。

如图3，产生几十KHZ以及以上频率的电压波形，一般可以通过电流对电容充电实现。其原理是，电流源101对电容103充电，当充电至电压大于VREF时，比较器104翻转，晶体管105导通，电容103上的电压被放电到0电位。由电阻106和电容107组成一个延时网络，电容103电压被下拉到0电平后，比较器104被复位(输出为低电平)，经过106和107组成的延时网络的延时，最后传导到晶体管105，晶体管被关闭，电流源101继续对电容103充电，进入下一个周期。最终，电容103两端电压的波形就是图2(a)的Vsw波形。可以对图3可能做到的最大周期进行估算。对于3.3V集成电路工艺，可以实现的最小电流源为0.2Ua(即200nA，芯片内部漏电的级别在10nA以内，因此200nA可以保证漏电不会超过其5％)，假设电容为20pF，充电到3V，则充电时间为：

这个周期对应着3KHZ的频率。当然，也可以继续增大电容，比如增大到100pF，这个时候周期可以做到1.5ms，但是这个电容要集成在芯片内部，面积是非常大的，大大增大了芯片成本。

从以上分析可以看出，图3所示方法所能实现的频率最小值大概在1KHZ左右。

图4是另一种常用的实现方法。它的工作原理是这样的：电源201是一个方波，频率大概20KHZ左右，电源202是固定电压，比如3V。方波201和导向器205控制着晶体管203和晶体管206交替导通。当晶体管203导通的时候，206关闭，电压源202通过晶体管203对电容204进行充电；当晶体管206导通的时候，晶体管203关闭，电容204将上半周期所充的电荷放电到电容207。最终当输出端OUT的电压与电压源202接近的时候，OUT电压不再继续上升。比较器208检测到OUT端电压接近电压源202，输出一个高电平，这个高电平经过电阻209和电容210形成的延时网络到达晶体管211，并打开211使电容207的电压被放电到0电平。至此，一轮完整的周期结束。接下来电压源202继续对电容204充电……重复上一次的过程。

图4能实现的时间常数可以这样估算：假设电容204的电容值为0.5pF，电容207的电容值为50pF。电压源202的电压为3V。晶体管203开通的前半周期内，电容204所存储的电荷为：0.5Pf*3V，后半周期，晶体管206导通，假设电容207上有初始电压Vo，晶体管206导通后电容207上的电压变为V1，则有如下公式:

0.5pF*3V+V₀*50pF＝50.5pF*V₁

一个周期50us以内，OUT端口电压上升30mV。那么上升到3V需要100个周期，波形的上升时间就是：

50us*100＝5ms

那么是否可以大大增大时钟周期来实现更加长的时间长度呢？答案是否定的，因为在实际的工艺中，电容有一定的漏电，在高温下具有5nA左右漏电，那么100us电容上电压将下降5nA*100us/0.5pF＝1V。这样漏电就太大，因此，这个方案要实现很大的时间长度也是很困难的。

如上所述，图3和图4中列出了现有的两种实现毫秒级别时间常数波形的方案，这两种方案有如下几个明显的缺点：

第一、受噪声影响比较大。图3方案为了节省电容面积，电流源101一般都设置在几百nA的级别，这个级别的电流时很容易受噪声印象的；图4方案，电容204设置在几百fF，也导致有一样问题，受噪声影响很大。晶体管203或者206的开关，会引起电荷注入到电容204，外围布线也会对这个电容产生影响。

第二、时间常数最大只能做到毫秒级别，很难继续增大，如果要实现20HZ左右的频率，即50ms的时间常数，图3和图4的方案是无能为力的。

第三、很难精准控制，如图3和图4的方法，由于容易受噪声的影响，很难做到非常的精准。

第四、功耗比较大。如图3和图4的方法都用到了运算放大器或者比较器，整个电路的功耗是比较大的。

因此，急需寻找到一种可实现一个任意可编程时间长度的电压波形的解决方案。

发明内容

本发明提供一种电压波形产生装置，已解决现有方案无法实现任意可编程时间长度的电压波形的问题。

为解决上述技术问题，一方面，本发明实施例提供了一种电压波形产生装置，应用于脉冲宽度调制系统中，包括：数字序列产生器模块、组合逻辑电路模块以及数模转换器模块，所述数字序列产生器模块的输入端连接外部时钟输入信号，所述数字序列产生器模块的复位端连接所述组合逻辑电路模块的输出端，所述数字序列产生器模块的输出端分别连接所述组合逻辑电路模块的输入端和所述数模转换器模块的输入端，所述外部时钟输入信号经所述数字序列产生器模块和所述组合逻辑电路模块处理后产生预设时间长度的数字域电压波形并发送给所述数模转换器模块，所述数模转换器模块对所述预设时间长度的数字域电压波形进行转换处理后向外部输出预设时间长度的模拟电压波形。

根据本发明的一实施方式，所述数字序列产生器模块包括计数器，所述组合逻辑电路模块包括或门、第一与门、第一D触发器以及脉冲发生器，所述计数器的输入端连接所述外部时钟输入信号，所述计数器的输出端分别连接所述或门的输入端、所述第一与门的输入端以及所述数模转换器模块的输入端，所述或门的输出端连接所述第一D触发器的复位端，所述第一与门的输出端连接所述第一D触发器的时钟输入端，所述第一D触发器的输出端经所述脉冲发生器连接所述计数器的复位端。

根据本发明的另一实施方式，所述计数器为同步计数器或异步计数器。

根据本发明的另一实施方式，所述计数器为由四个第二D触发器组成的异步计数器。

根据本发明的另一实施方式，所述或门为带有反相输入的或门，所述第一与门为带有反相输入的与门；

或者，所述或门为不带有反相输入的或门，所述第一与门为不带有反相输入的与门。

根据本发明的另一实施方式，所述数字序列产生器模块还包括延时单元，所述延时单元的输入端连接所述外部时钟输入信号，所述延时单元的输出端连接所述计数器的输入端，所述延时单元的复位端经所述脉冲发生器连接所述第一D触发器的输出端。

根据本发明的另一实施方式，所述延时单元包括一个或多个第三D触发器。

根据本发明的另一实施方式，所述延时单元包括第三D触发器和第二与门，所述第三D触发器的复位端连接所述计数器的复位端，所述第三D触发器的时钟端连接所述计数器的输出端，所述第三D触发器的Q输出端和所述外部时钟输入信号分别连接所述第二与门的两个输入端。

根据本发明的另一实施方式，所述延时单元包括四个串联连接的第三D触发器，所述四个第三D触发器的复位端均连接所述计数器的复位端，首个所述第三D触发器的时钟输入端连接所述外部时钟输入信号，末个所述第三D触发器的Q输出端连接所述计数器的输入端。

根据本发明的另一实施方式，所述数模转换器模块的位数可以为4位、6位、8位、10位、12位、14位或16位。

本发明的有益效果：

本发明实施例的电压波形产生装置是一种基于数字序列产生电路和数模转换的方案，主要由数字序列产生器模块、组合逻辑电路模块和数模转换器模块组成，外部时钟输入信号通过数字序列产生器模块和组合逻辑电路模块产生数字域的电压波形，再由数模转换器转化为模拟电压输出。因为数字电路本身不存在电荷漏电问题，同时其所储存的数字代码的时间长度是可以由时钟周期任何控制的，因此，可以得到预设时间长度的模拟电压波形，因此，本发明实施例的电压波形产生装置克服了目前现有技术方案的缺点，实现了一个任意可编程时间长度的电压波形，并具有以下优势：

第一、相比于其它的电压波形产生电路，本发明实施例的电压波形产生装置具备极强的抗干扰能力，产生的电路波形可以精准控制，使得在大规模生产时良率高；

第二、本发明的电压波形产生装置产生的电压波形，其时间是可以任意长的，只要有需要，可以通过增加时钟周期或者计数器的D触发器个数，不断增加时间；

第三、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，功耗很低；

第四、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，非常容易集成，适用于小线宽的集成电路工艺，可以做到很小的面积。

第五、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，可以很方便的通过扩充数字序列产生电路，来产生更加复杂电压波形，即具备很好的扩充能力。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中DC-DC控制器的PWM控制原理示意图；

图2是图1所示的DC-DC控制器的PWM控制的占空比变换波形示意图；

图3是现有技术中电流对电容充电实现周期上升波形的方案的电路原理图；

图4是现有技术中电容交替充电实现电压上升波形的方案的电路原理图；

图5是本发明的电压波形产生装置的一个实施例的结构示意图；

图6是本发明的电压波形产生装置的第一实施例的电路原理示意图；

图7是对应图6的输出波形图；

图8是本发明的电压波形产生装置的第二实施例的电路原理示意图；

图9是对应图8的输出波形图；

图10是本发明的计数器301的一个实施例的电路原理图；

图11是本发明的电压波形产生装置的第三实施例的电路原理示意图；

图12是对应图11的输出波形图；

图13是本发明的延时单元307的一个实施例的电路原理示意图；

图14是本发明的延时单元307的另一个实施例的电路原理示意图；

图15是本发明的数模转换器模块332的一个实施例的电路原理示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图5所示，本发明实施例提供了一种电压波形产生装置1，应用于脉冲宽度调制系统中，包括：数字序列产生器模块330、组合逻辑电路模块331以及数模转换器模块332，数字序列产生器模块330的输入端连接外部时钟输入信号333，数字序列产生器模块330的复位端连接组合逻辑电路模块331的输出端，数字序列产生器模块330的输出端分别连接组合逻辑电路模块331的输入端和数模转换器模块332的输入端，外部时钟输入信号333经数字序列产生器模块330和组合逻辑电路模块331处理后产生预设时间长度的数字域电压波形并发送给数模转换器模块332，数模转换器模块332对预设时间长度的数字域电压波形进行转换处理后向外部输出预设时间长度的模拟电压波形。

本发明实施例的电压波形产生装置是一种基于数字序列产生电路和数模转换的方案，主要由数字序列产生器模块330、组合逻辑电路模块331和数模转换器模块332组成，其基本原理是：外部时钟输入信号333通过数字序列产生器模块和组合逻辑电路模块产生数字域的电压波形，再由数模转换器转化为模拟电压输出。因为数字电路本身不存在电荷漏电问题，同时其所储存的数字代码的时间长度是可以由时钟周期任何控制的，因此，可以得到预设时间长度的模拟电压波形，因此，本发明实施例的电压波形产生装置克服了目前现有技术方案的缺点，实现了一个任意可编程时间长度的电压波形，并具有优越的性能。

可选地，如图6和图8所示，本发明实施例的电压波形产生装置1中数字序列产生器模块330包括计数器301，组合逻辑电路模块331包括或门302、第一与门303、第一D触发器305以及脉冲发生器304，计数器301的输入端连接外部时钟输入信号CLK，计数器301的输出端分别连接或门301的输入端、第一与门303的输入端以及数模转换器模块306(即332)的输入端，或门302的输出端连接第一D触发器305的复位端，第一与门303的输出端连接第一D触发器305的时钟输入端，第一D触发器305的输出端经脉冲发生器304连接计数器301的复位端。

在如图6所示的实施例中301是一个计数器，用于产生上升顺序的数字序列，如图7中信号b3、b2、b1、b0。计数器301产生一个从0000 0001 0010…一直到1111的4位数字序列。实际电路中，按设计需要也可以是任意位的数字序列，比如3位、6位、8位等。302是有一个反向输入端的4输入或门，用于检测“0001”；当计数器301的输出为“0001”的时候，或门302输出低电平信号，将第一D触发器305复位。4输入第一与门303用于检测计数器计数结束，当计数器301输出为“1111”时，303的输出从“0”跳变为“1”。继续计数，301的输出将从“1111”变为初始状态“0000”，即303输出一个下降沿，这个下降沿将使第一D触发器305置位为“1”，即Counter_END信号为“1”(如图7所示)。Counter_END的上升沿信号，将使脉冲产生器304输出一个窄脉冲信号，这个窄脉冲信号去复位计数器301。计数器被复位后，新一轮计数将从“0000”开始。第一与门303的输入也可以是(b3，b2，b1，b0)信号的反相信号及其组合。如图8所示，第一与门303有其中两个输入为反相，当计数器301计数到“1100”时，303输出为高电平，当计数到1101时，303的输出将出现一个下降沿，这个下降沿将使第一D触发器305置高。第一D触发器305从“0”置高为“1”，也即出现一个上升沿，这个上升沿输入脉冲产生器304，该脉冲产生器304将输出一个窄脉冲信号，使计数器301复位为初始态“0000”，计数将重新开始，波形如图9所示。由此可以看出，本发明实施例的电压波形产生装置可以通过修改与门而实现各种不同的计数终止状态。

本发明实施例的电压波形产生装置中计数器的输出，输入到数模转换器，被转化为模拟电压输出(如图7和图9的OUT电压波形)。这样模拟电压就是我们所要的电压波形，因为计数器可以产生准确无误的数字序列输出，而数模转换器又很容易设计得比较精确，这种方案天然具备很高的精度。

可选地，本发明实施例的计数器301为同步计数器或异步计数器。

可选地，参见图10所示，本发明实施例的计数器301为由四个第二D触发器3011组成的异步计数器。

可选地，本发明实施例的或门302为带有反相输入的或门，第一与门303为带有反相输入的与门；

或者，或门302为不带有反相输入的或门，第一与门303为不带有反相输入的与门。

可选地，参见图11所示，本发明实施例的数字序列产生器模块331还包括延时单元307，延时单元307的输入端连接外部时钟输入信号333，延时单元307的输出端连接计数器301的输入端，延时单元307的复位端经脉冲发生器304连接第一D触发器305的输出端。

本发明实施例中在计数器301之前，增加了延时单元307，通过延时单元307用于增加电压上升信号之前的“0”电平信号的时间长度，如图12所示的603直线，延时越长，这段直线持续的时间就越长。在实际的电路控制中，这段延时可以是峰值控制系统中，功率管开通的时间，也可以是有意插入这段时间为了某些控制的目标。

可选地，如图13和图14所示，本发明实施例的延时单元307包括一个或多个第三D触发器3071。

优选地，本发明实施例的延时单元301包括第三D触发器3071和第二与门308，第三D触发器3071的复位端连接计数器301的复位端，第三D触发器3071的时钟端连接计数器301的输出端，第三D触发器3071的Q输出端和外部时钟输入信号333分别连接第二与门308的两个输入端。

如图13展示了延时单元307其中一种实现方式。外部时钟输入信号CLK输入到由第二D触发器3011所组成的异步计数器进行记时，当计数到2^N(在此N＝4)个时钟周期后，计数器301输出位高电平；下一个周期，计数器301中的第二D触发器3011将输出一个下降沿，第三D触发器3071将在这个下降沿的作用下，读取”D”端的信号(高电平)，并输出到3071的”Q”端。3071输出的高电平，将使与门308使能，外部时钟输入信号CLK将可以正常输出。这个延时单元的延时Td可以这样计算:

Td＝2^N*T，其中T是时钟CLK的周期(1)

当有一个reset信号(高电平)输入的时候，所有D触发器将被复位，计数将从新开始。

图12所示，数字模块产生的数字序列(b3，b2，b1，b0)输入到数模转换器306，306根据输入数字信号的不同，产生对应的模拟输出，如图12的OUT曲线，这就是我们所需要的电压波形曲线。从CLK的时钟周期，可以估算出这个上升的时间。假设时钟CLK的周期为T，数字序列是4位，计数器是如图10的计数器。数字序列从“0000”上升到“1111”的时间是：

T_R＝2^N·T，N＝4 (2)

式(2)虽然与式(1)一样，但是各自对应不同的涵义。

可选地，参见图14所示，延时单元307包括四个串联连接的第三D触发器3071，四个第三D触发器3071的复位端均连接计数器301的复位端，首个第三D触发器3071的时钟输入端连接外部时钟输入信号333，末个第三D触发器3071的Q输出端连接计数器301的输入端。

本发明实施例中通过在计数器前增加更多的第三D触发器3071，增大T_R。如图14所示，在图10的基础上，增加4个第三D触发器3071，那么数字序列从“0000”上升到“1111”的时间变为：

T_R＝2^N·T·2⁴，N＝4 (3)

(3)式将比(2)式，上升时间增加16倍！如果选择周期T＝200us，T_R计算如下：

T_R＝2⁴·200us·2⁴＝51.2ms

因此，本发明实施例可以做到几十毫秒的上升时间。如果增加更多的第三D触发器，上升时间将进一步增加，这个时间是可以任意增加的。

可选地，本发明实施例的数模转换器模块332的位数可以为4位、6位、8位、10位、12位、14位或16位。

如图15所示的一种数模转换器模块332的具体实现方式，当然本发明实施例中的数模转换器模块不限定于某种具体的类型，任何可以现实数模转换的方法都可以用在本发明中。同时，数模转换器模块332的位数也可以是任意需要的位数，比如6位、8位，甚至10位，位数越高，输出电压波形(图7和图9中的OUT信号)每个台阶的电压差越小，模拟信号精度越高。

综上所示，本发明实施例的电压波形产生装置具有以下优势：

第一、相比于其它的电压波形产生电路，本发明实施例的电压波形产生装置具备极强的抗干扰能力，产生的电路波形可以精准控制，使得在大规模生产时良率高；

第二、本发明的电压波形产生装置产生的电压波形，其时间是可以任意长的，只要有需要，可以通过增加时钟周期或者计数器的D触发器个数，不断增加时间；

第三、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，功耗很低；

第四、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，非常容易集成，适用于小线宽的集成电路工艺，可以做到很小的面积。

第五、本发明实施例的电压波形产生装置是基于数字电路和数模转换器，可以很方便的通过扩充数字序列产生电路，来产生更加复杂电压波形，即具备很好的扩充能力。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (10)

1.一种电压波形产生装置，应用于脉冲宽度调制系统中，其特征在于，包

括：数字序列产生器模块、组合逻辑电路模块以及数模转换器模块，所述数字序列产生器模块的输入端连接外部时钟输入信号，所述数字序列产生器模块的复位端连接所述组合逻辑电路模块的输出端，所述数字序列产生器模块的输出端分别连接所述组合逻辑电路模块的输入端和所述数模转换器模块的输入端，所述外部时钟输入信号经所述数字序列产生器模块和所述组合逻辑电路模块处理后产生预设时间长度的数字域电压波形并发送给所述数模转换器模块，所述数模转换器模块对所述预设时间长度的数字域电压波形进行转换处理后向外部输出预设时间长度的模拟电压波形。

2.根据权利要求1所述的电压波形产生装置，其特征在于，所述数字序

列产生器模块包括计数器，所述组合逻辑电路模块包括或门、第一与门、第一D触发器以及脉冲发生器，所述计数器的输入端连接所述外部时钟输入信号，所述计数器的输出端分别连接所述或门的输入端、所述第一与门的输入端以及所述数模转换器模块的输入端，所述或门的输出端连接所述第一D触发器的复位端，所述第一与门的输出端连接所述第一D触发器的时钟输入端，所述第一D触发器的输出端经所述脉冲发生器连接所述计数器的复位端。

3.根据权利要求2所述的电压波形产生装置，其特征在于，所述计数器

为同步计数器或异步计数器。

4.根据权利要求3所述的电压波形产生装置，其特征在于，所述计数

器为由四个第二D触发器组成的异步计数器。

5.根据权利要求2所述的电压波形产生装置，其特征在于，所述或门为

带有反相输入的或门，所述第一与门为带有反相输入的与门；

或者，所述或门为不带有反相输入的或门，所述第一与门为不带有反相输入的与门。

6.根据权利要求2-5任一项所述的电压波形产生装置，其特征在于，所述数字序列产生器模块还包括延时单元，所述延时单元的输入端连接所述外部时钟输入信号，所述延时单元的输出端连接所述计数器的输入端，所述延时单元的复位端经所述脉冲发生器连接所述第一D触发器的输出端。

7.根据权利要求6所述的电压波形产生装置，其特征在于，所述延时单元包括一个或多个第三D触发器。

8.根据权利要求7所述的电压波形产生装置，其特征在于，所述延时单元包括第三D触发器和第二与门，所述第三D触发器的复位端连接所述计数器的复位端，所述第三D触发器的时钟端连接所述计数器的输出端，所述第三D触发器的Q输出端和所述外部时钟输入信号分别连接所述第二与门的两个输入端。

9. 根据权利要求7所述的电压波形产生装置，其特征在于，所述延时单元包括四个串联连接的第三D触发器，所述四个第三D触发器的复位端均连接所述计数器的复位端，首个所述第三D触发器的时钟输入端连接所述外部时钟输入信号，末个所述第三D触发器的Q输出端连接所述计数器的输入端。

10.根据权利要求1所述的电压波形产生装置，其特征在于，所述数模转

换器模块的位数可以为4位、6位、8位、10位、12位、14位或16位。

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