JP3773829B2

JP3773829B2 - チャタリング除去回路

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Publication number: JP3773829B2
Application number: JP2001320792A
Authority: JP
Inventors: 俊一瀬谷
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-10-18
Filing date: 2001-10-18
Publication date: 2006-05-10
Anticipated expiration: 2021-10-18
Also published as: US20030076182A1; US6873216B2; JP2003124789A

Description

【０００１】
【発明が属する技術分野】
本発明は、チャタリング除去回路に関し、特に、ＩＣ化に好適なチャタリング除去回路に関する。
【０００２】
【従来の技術】
車のイグニッション（ＩＧ）などの接点式スイッチにおいては、スイッチのＯＮまたはＯＦＦの切り替わり時のわずかな時間の間、接点部分が接触／非接触を繰り返すチャタリング現象が起きる。このようなチャタリング現象により前記スイッチからの電気信号も当該時間の間、信号レベルのＨｉｇｈ／Ｌｏｗ（Ｈｉ／Ｌｏ）の繰り返しを伴う信号（以下、電気信号のＨｉ／Ｌｏの繰り返しを「チャタリング」という。）となる。このようなチャタリングを含む信号をそのままマイコンなどの制御機器に対する制御信号として入力すると誤動作の原因となるので、かかる制御機器に対する誤動作を防止するように、制御機器４の入力部に接点式スイッチからの信号のチャタリングを除去するチャタリング除去回路が設けられる。
【０００３】
図６は、従来のチャタリング除去回路の一構成例を示す図である。充放電用のコンデンサ６Ａと、ゲート電極が共通接続された相補型の電界効果トランジスタＦＥＴ３Ａ、４Ａと、ＦＥＴ３Ａに接続された充電抵抗２Ａ及びＦＥＴ４Ａに接続された放電抵抗５Ａと、入力端子からの信号Ｓ１１を前記ＦＥＴ３Ａ、４Ａの共通ゲートに供給する反転回路１Ａと、分圧抵抗で構成され基準電圧Ｖｒｅｆを出力する基準電圧回路７Ａと前記コンデンサ６Ａの電圧Ｓ１２と前記基準電圧回路７Ａから出力される基準電圧Ｖｒｅｆとを電圧比較して出力信号Ｓ１３を出力するコンパレータ８Ａとから構成される。本従来例の動作は以下のとおりである。
【０００４】
入力信号Ｓ１１の論理レベルに応じてＦＥＴ３Ａ又はＦＥＴ４Ａの何れかを導通させてコンデンサ６Ａを充電または放電し、前記コンデンサ６Ａの電圧Ｓ１２を前記基準電圧Ｖｒｅｆと比較してチャタリングを除去した出力Ｓ１３とする。つまり、入力信号Ｓ１１がＬｏの時はＦＥＴ３Ａ及びＦＥＴ４ＡはそれぞれＯＦＦ状態及びＯＮ状態となり、入力信号Ｓ１１がＨｉの時はＦＥＴ３Ａ及びＦＥＴ４ＡはそれぞれＯＮ状態及びＯＦＦ状態となることにより、入力信号Ｓ１１がＬｏの時コンデンサ６Ａを充電し、入力信号Ｓ１１がＨｉの時コンデンサ６Ａを放電する。この時のコンデンサ６Ａの充放電電圧をコンパレータ８Ａにおいて比較基準電圧Ｖｒｅｆと比較して出力してチャタリング波形を除去する。
【０００５】
図７は、従来例のチャタリング除去の動作を示すタイムチャートである。図７（ａ）に示すように、入力信号Ｓ１１の立ち上がりにおいてデューティが５０％程度のパルスでなるチャタリングが発生すると、信号の論理レベルのＨｉ／Ｌｏの繰り返しによりコンデンサ６Ａは充放電を繰り返す。ここでコンデンサ６Ａの充電及び放電の各時定数が同じとすると、コンデンサ電圧Ｓ１２は比較基準電圧Ｖｒｅｆに達しない範囲内で推移するので、チャタリング期間に出力Ｓ１３の状態は変化しないが、チャタリングが終了し波形が安定するとコンデンサ６Ａは充電または放電の一方のみとなり、Ｖｒｅｆを横切って出力信号Ｓ１３が変化する。以上の動作は入力信号Ｓ１１の立ち下がり時にも同様に行われチャタリングが除去される。また、従来例のチャタリング除去回路では、図７（ｂ）に示すようにチャタリングパルスのデューティが５０％以上のチャタリングの場合は、同じ時定数の条件でもコンデンサ電圧Ｓ１２は充放電時間に差が生じて、次第にコンデンサ電圧Ｓ１２が増加して早い時点で比較基準電圧Ｖｒｅｆを横切って出力信号Ｓ１３が変化する。
【０００６】
図８は、特開平５−８３０９３号公報に記載された従来のチャタリング除去回路の構成例を示す図である。チャタリングを伴う信号を入力する排他的論理和回路（ＥＸＯＲ）３１と、単安定マルチバイブレータ３２と、Ｔ型フリップフロップ３３とが直列接続され、前記ＥＸＯＲ３１の他方の入力端子に前記Ｔ型フリップフロップ３３の出力信号が帰還され、前記単安定マルチバイブレータ回路３２の出力信号をトリガとして前記Ｔ型フリップフロップ３３の出力信号をラッチするＤ型フリップフロップ３４から構成されている。
【０００７】
図９は、前記従来例の動作を示すタイムチャートである。Ｔ型フリップフロップ３３の出力ＢがＬｏ状態とし、入力信号ＡがＬｏ状態から前縁にチャタリングを伴って立ち上がると、ＥＸＯＲ３１の出力Ｃが同様に立ち上がり単安定マルチバイブレータ３２は通常のチャタリング期間以上の所定時間幅ＴのパルスＤを出力する。このパルスＤの前縁でＤ型フリップフロップ３４は出力Ｂをラッチして出力ＥはＨｉ状態に切り替わり、また、パルスＤの後縁でＴ型フリップフロップ３３の出力ＢはＨｉ状態に切り替わる。次に入力信号ＡがＨｉ状態からチャタリングを伴って立ち下がると、同様にＥＸＯＲ３１の出力Ｃが立ち上がり単安定マルチバイブレータ３２は同様に前記所定幅ＴのパルスＤを出力する。このパルスＤの前縁でＤ型フリップフロップ３４は出力Ｂをラッチして出力ＥはＬｏ状態に切り替わり、また、パルスＤの後縁でＴ型フリップフロップ３３の出力ＢはＬｏ状態に切り替わる。以上の動作により単安定マルチバイブレータ３２が出力する所定時間幅ＴのパルスＤ内で生じるチャタリング波形は除去された出力ＥがＤ型フリップフロップ３４から得られる。
【０００８】
図１０は、特開平４−２７４６１３号公報に記載の従来のチャタリング除去回路の構成例を示す図である。チャタリングを伴う信号を入力する排他的論理和回路（ＥＸＯＲ）５１と、計数値を計数するとキャリーオーバーを出力するカウンタ回路５２と、Ｄ型フリップフロップ５３と、前記カウンタ回路５２のクロック入力端子にクロックを供給するクロック発生回路５４と、同初期値入力端子に前記キャリーオーバーが出力される毎に初期値を再設定するカウンタ初期値入力部５５とからなり、前記カウンタ回路５２はＥＸＯＲ５１の出力をリセット端子に入力し、前記Ｄ型フリップフロップ５３は反転出力Ｑ￣をＤ端子に帰還するとともに、ＥＸＯＲ５１の他方の入力に帰還するように構成されている。
【０００９】
図１１は、前記従来例の動作を示すタイムチャートである。まず、カウンタ回路１２はカウンタ初期値入力部５５から計数値４が設定されており、クロック発生回路からのクロック信号ｃを計数するように設定されている。いま、Ｄ型フリップフロップ５３の出力ｅ（反転出力Ｑ￣）をＨｏ状態とし、入力信号ａがＨｉ状態から前縁にチャタリングを伴って立ち下がると、ＥＸＯＲ５１の出力ｂが同様に立ち下がり個々のチャタリング波形の立ち下がりによりカウンタ回路１２がリセットされる。このためカウンタ回路１２はチャタリング波形が終了してからクロック信号ｄで設定値４を減算して、減算結果が０になるとキャリーオーバーｄを出力する。このキャリーオーバーｄによりＤ型フリップフロップ５３の出力ｅはＬｏ状態に切り替わり、ＥＸＯＲ５１の出力ｂはＨｉ状態に切り替わる。次に入力信号ａがＬｏ状態からチャタリングを伴って立ち下がると、ＥＸＯＲ３１の出力ｂも同様に立ち下がり、前述と同様にチャタリング波形の立ち下がりでカウンタ回路１２をリセットし、チャタリング後に設定値４の減算を行い、減算結果が０になるとキャリーオーバーｄを出力し、Ｄ型フリップフロップ５３の出力ｅはＨｉ状態に切り替わる。以上の動作により、カウンタ回路１２に設定したカウンタ初期値の計数期間内のチャタリング波形が除去された出力ｅがＤ型フリップフロップ５３から得られる。
【００１０】
【発明が解決しようとする課題】
イグニッション等の接点スイッチからの信号波形では、通常Ｈｉ／Ｌｏ状態の切り替わりの繰り返し波形でなるチャタリング現象に加えて、コイルによるオーバーシュート波形や各種電気機器が発生する雑音等の高周波信号の影響を受ける。この点で図６に示す従来のチャタリング除去回路は、充放電コンデンサを積分回路構成で使用することから、このような雑音環境におけるチャタリング除去回路として好適である。
【００１１】
しかし、図６に示すチャタリング除去回路は、チャタリングが終了し波形が安定するまでの時間をコンデンサと抵抗の時定数のみで判断するように構成されているため、このチャタリング除去回路でチャタリング期間の比較的長い信号のチャタリングを除去するためには、時定数を大きく設定する必要があり、時定数を増大させるためにはコンデンサまたは抵抗の素子面積を大きくする必要があるから、かかる時定数回路を含むチャタリング除去回路をＩＣ化するとチップ面積が大きくなってしまうという欠点があった。
【００１２】
また、従来のチャタリング除去回路では図７（ｂ）に示すように、入力信号Ｓ１１のチャタリング期間のデューティが時定数との関係において一定でない場合は、コンデンサ６Ａの充電時間と放電時間の間に時間差が生じ、このような時間差が生じると充放電の一周期単位でコンデンサ電圧Ｓ１２が少しずつ上昇または下降することになり、コンデンサ電圧Ｓ１３とＶｒｅｆの差が徐々に小さくなる。よって、このような場合には入力信号Ｓ１２のチャタリング期間内でもコンデンサ電圧Ｓ１３がＶｒｅｆを横切る虞があり、完全にチャタリングを除去することができないことがある。この場合、比較基準電圧Ｖｒｅｆを一定値とする代わりに入力信号Ｓ１１の立ち上がり時には高い基準電圧、立ち下がり時には低い基準電圧とするようにコンパレータ９Ａの出力により制御することによりチャタリング波形が残ることを改善することも可能であるが、この場合でもチャタリング期間及び波形がばらついた場合には、やはりコンデンサ電圧Ｓ１３が基準電圧を横切る虞がある。
【００１３】
また、図８に示すチャタリング除去回路は、波形が安定するまでの時間を単安定マルチバイブレータから出力する一定時間（準安定期間）幅のパルス信号を利用して判断するものであるが、単安定マルチバイブレータの準安定期間はコンデンサ及び抵抗の微分回路構成によりタイミングをとるものであり、雑音対策用の回路としては雑音の影響を受けやすい点で問題がある。
【００１４】
また、図１０に示すチャタリング除去回路は、カウンタ回路及びフリップフロップ回路等のみで構成されており、雑音を吸収するコンデンサの充放電構成を有していないので、やはり各種の雑音の影響を受けやすい点で問題がある。
【００１５】
本発明はコンデンサの充電及び放電を利用した発振回路とカウンタ回路との組み合わせによりチャタリングその他の雑音を除去するという前記従来例と異なる回路原理によりチャタリング除去回路を構成しするものである。
【００１６】
（目的）
本発明の目的は、良好なチャタリング信号等の除去特性を有するチャタリング除去回路を提供することにある。
本発明の目的は、回路のＩＣ化においてチップ面積を小さくすることができ、また、チャタリング期間のばらつき、チャタリング波形のデューティのばらつき及び他の雑音の影響を受けにくいチャタリング除去回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明のチャタリング除去回路は、入力信号及び出力信号を入力する一致回路（例えば図１の１）と、前記一致回路の出力により制御され、前記入力信号と前記出力信号の不一致状態においてコンデンサの充放電動作により発振を行い、前記入力信号と前記出力信号の一致状態において前記コンデンサの電荷を強制放電して前記充放電動作を停止する発振回路（例えば図１の２、３、４）と、前記一致状態でリセットされ前記発振回路の出力を計数して所定の計数値に達したときキャリーオーバーを出力するカウンタ回路（例えば図１の５）と、前記キャリーオーバー出力毎に論理状態が切り替わり前記出力信号を出力するフリップフロップ回路（例えば図１の６）と、を有することを特徴とする。
【００１８】
また、前記発振回路は、前記一致回路の出力により制御され、前記コンデンサを充電又は放電する充放電回路（例えば図１の２）と、前記コンデンサの充電電圧を入力とするヒステリシス特性を有する比較回路（例えば図１の４）と、前記比較回路の出力により前記充放電回路の充電又は放電を切り替える帰還制御回路（例えば図１の７）と、前記入力信号と前記出力信号の一致状態で前記充放電回路による前記コンデンサの充電を禁止する禁止回路（例えば図１の２４）と、を有することを特徴とし、前記比較回路は、前記コンデンサの電圧を入力するコンパレータ（例えば図１の４１）と、２つの基準電圧を出力する基準電圧回路（例えば図１の４７）と、前記コンパレータの出力により前記基準電圧回路が出力する２つの基準電圧を切り替える基準電圧帰還制御回路（例えば図１の７、４５、４６）と、を有することを特徴とする。
【００１９】
本発明のチャタリング除去回路は、入力信号及び出力信号の排他的論理和機能（例えば図１の１１）を含む入出力信号比較回路（例えば図１の１）と、充放電用のコンデンサと、前記入出力信号比較回路の出力をそれぞれの制御電極の入力とした、電流路に前記コンデンサの充電抵抗を直列接続した第１のトランジスタ（例えば図１の２２）と、前記コンデンサの電荷を強制放電する第２のトランジスタ（例えば図１の２３）と、前記第１のトランジスタの電流路と前記コンデンサとの間に電流路を直列接続した第３のトランジスタ（例えば図１の２４）と、前記コンデンサの電荷を放電する放電抵抗に電流路を直列接続した第４のトランジスタ（例えば図１の２５）と、前記コンデンサの充電電圧を入力するヒステリシス特性を有する比較回路（例えば図１の４）と、前記比較回路の出力により前記第３のトランジスタ（例えば図１の２４）及び第４のトランジスタ（例えば図１の２５）の各制御電極を制御する帰還制御回路（例えば図１の７）と、前記入力信号と前記出力信号との一致状態でリセットされ前記比較回路の出力を計数するカウンタ回路（例えば図１の５）と、前記カウンタ回路のキャリーオーバー出力を入力し、前記キャリーオーバー出力毎に論理状態が切り替わり前記出力信号を出力するフリップフロップ回路（例えば図１の６）と、を有することを特徴とする。
【００２０】
（作用）
入力信号によりコンデンサの充放電動作により発振する弛張発振動作を制御し、その出力をカウンタ回路で計数することでチャタリング期間を判断する原理により、コンデンサと抵抗による充放電時定数を小さく抑え、ＩＣ化におけるチップ面積を小さくすることを可能とする。入力信号の変化に対応してコンデンサの強制放電を行って入力信号の変化が設定時間より短くてもチャタリング終了と判断してしまうことをなくし、確実にチャタリングを除去する。
【００２１】
【発明の実施の形態】
本発明のチャタリング除去回路の一実施の形態を図面を参照して、以下詳細に説明する。
【００２２】
（構成の説明）
図１は、本発明のチャタリング除去回路の一実施の形態を示す図である。本実施の形態は、入出力信号比較回路１、充放電回路２、コンデンサ３、電圧比較回路４、カウンタ回路５、Ｄ型フリップフロップ回路６により構成される。各部の構成及び機能は以下のとおりである。
【００２３】
入出力信号比較回路１は、入力信号Ｓ１と出力信号Ｓ７を入力とする排他的論理和回路（ＥＸＯＲゲート）１１及び反転回路１２を備え、ＥＸＯＲゲート１１は入力信号Ｓ１と出力信号Ｓ７とが同一信号レベルのときＬｏレベルを出力し、異なる信号レベルのときＨｉレベルを出力し、反転回路１２はＥＸＯＲゲート１１の出力Ｓ２を反転した出力Ｓ３とする。入出力信号比較回路１はＥＸＯＲゲート１１の出力Ｓ２及び前記反転出力Ｓ３をそれぞれカウンタ回路６のリセット端子及び充放電回路２の入力部に出力する。
【００２４】
充放電回路２は、充放電用のコンデンサ３に対する充放電を制御する電源端子間に接続された回路であり、前記コンデンサ３の電荷を急速に放電（強制放電）するＮチャンネル型電界効果トランジスタＦＥＴ２３と、前記コンデンサ３を所定時定数で充電する抵抗２１及びＰチャンネル型電界効果トランジスタＦＥＴ２２、２４と、前記コンデンサ３の電荷を所定時定数で放電するＮチャンネル型電界効果トランジスタＦＥＴ２５及び抵抗２６とからなる積分構成のコンデンサ充放電回路とから構成される。
【００２５】
電圧比較回路４は、電源端子間に直列接続された電源端子間の電圧を抵抗分割する抵抗４２、４３、４４と前記抵抗４２、４３、４４の接続点間に接続されたインバータ構成の相補型の電界効果トランジスタＦＥＴ４５、４６とからなる基準電圧発生回路４７と、前記コンデンサ３の充電電圧（コンデンサ電圧）Ｓ４と前記基準電圧発生回路４７の出力電圧Ｖｒｅｆとを比較するコンパレータ４１とから構成されている。
【００２６】
前記基準電圧発生回路４７は、前記相補型の電界効果トランジスタＦＥＴ４５、４６のゲート電極がコンパレータ４１の出力Ｓ５により帰還制御されることによりコンパレータ４１に対し、出力Ｓ５がＨｉのときＦＥＴ４６がＯＮとなり低い比較基準電圧ＶｒｅｆＬを出力し、また、出力Ｓ５がＬｏのときＦＥＴ４６がＯＮとなり高い比較基準電圧ＶｒｅｆＨを出力する。この結果、電圧比較回路４は電圧比較特性としてＶｒｅｆＬ−ＶｒｅｆＨ間に不感帯を有するヒステリシス特性をもつ比較回路（ウインドウ型比較回路）を構成する。
【００２７】
図２は、前記充放電回路２、コンデンサ３及び電圧比較回路４の回路のＦＥＴ２２〜２５及びコンデンサ３の動作状態を示す図である。同図（ａ）に示すように、出力Ｓ３及び出力Ｓ５の論理状態による各電界効果トランジスタ及びコンデンサ３の動作は次のようになる。
（１）出力Ｓ３＝Ｈｉの場合は、
出力Ｓ５に拘わらず、ＦＥＴ２２＝ＯＦＦ、ＦＥＴ２３＝ＯＮとなり、コンデンサ３の電荷はＦＥＴ２３のドレイン−ソース間を介して強制放電される。
（２）出力Ｓ３＝Ｌｏの場合は、ＦＥＴ２２がＯＮバイアスされており、
・出力Ｓ５＝Ｌｏの時は、ＦＥＴ２２＝ＯＮ、ＦＥＴ２４＝ＯＮ、ＦＥＴ２３＝ＯＦＦ、ＦＥＴ２５＝ＯＦＦとなり、コンデンサ３は抵抗２１を介する電流により充電される。
・出力Ｓ５＝Ｈｉの時は、ＦＥＴ２３＝ＯＦＦ、ＦＥＴ２４＝ＯＦＦ、ＦＥＴ２５＝ＯＮとなり、コンデンサ３の電荷は抵抗２６を介して放電される。
【００２８】
以上の動作により、前記充放電回路２、コンデンサ３及び電圧比較回路４とで構成される回路は、入出力信号比較回路１の前記反転出力Ｓ３と、コンパレータ４１によるコンデンサ電圧Ｓ４と基準電圧Ｓ４との比較結果の出力Ｓ５とにより、前記充放電回路２が前記コンデンサ３を充放電するように帰還制御されることになり、前記反転出力Ｓ３が継続的にＨｉレベルを維持する状態においては、図３（ｂ）に示すように、コンデンサ３の充放電動作が繰り返され、実質的に弛張発振動作を行い、コンパレータ４１の出力Ｓ５として一定周期のパルス信号が出力され、また、前記反転出力Ｓ３がＬｏレベルになるとコンデンサ３は強制放電され、弛張発振動作は直ちに停止する機能を有する。
【００２９】
次にカウンタ回路６は、予め所定の計数値の設定が可能であり、設定した計数値にリセットするリセット端子ＲＥＳＥＴを備え、リセット端子ＲＥＳＥＴは入出力信号比較回路１の出力Ｓ２を入力してリセットするとともに、計数入力端子ＣＬＫには前記電圧比較回路４の出力Ｓ５を入力してカウント動作を行い、前記設定値までカウントするとキャリーオーバー信号Ｓ６を出力する。
【００３０】
Ｄ型フリップフロップ回路６は、反転出力Ｑ￣をＤ端子に帰還したＤ型フリップフロップで構成されているため、Ｔ型フリップフロップとして動作し、カウンタ回路６のキャリーオーバー信号Ｓ６が出力する毎に論理レベルを反転する出力Ｓ７を発生する。また、Ｄ型フリップフロップ回路６には入力端子ＳＴＢから回路動作（出力状態）の初期設定を可能とする設定端子ＲＥＳＥＴを有する。
【００３１】
図３は、本実施の形態のチャタリング除去回路の使用例を示す図である。一方の電極が接地されたバッテリー等の電圧源の他方の電極にＩＧなどの接点スイッチ８の一端を接続し、該接点スイッチの他端にマイコン１０等の入力端子を接続し、接点スイッチ８のＯＮ／ＯＦＦによりマイコン１０の動作状態を制御するようなシステムに使用される。接点スイッチ８とマイコン１０との間に本実施の形態のチャタリング除去回路９を設け、接点スイッチ８で発生するチャタリングによりマイコン１０が誤動作等を起こすことを防止することを可能とする。尚、マイコン１０に代えて、接点スイッチの状態で制御されるマイコン以外の制御機器等に使用できることは云うまでもない。
【００３２】
（動作の説明）
次に、図１に示す本実施の形態のチャタリング除去回路の動作について図面を参照して説明する。最初に図１に示すチャタリング除去回路の入出力の動作についてその概要を説明する。
【００３３】
図４は、入力信号Ｓ１にチャタリング波形を伴わない場合の本実施の形態の動作を示すタイミングチャートである。以下、この場合の本実施の形態の動作を説明する。
【００３４】
まず、Ｄ型フリップフロップ回路６の出力Ｓ７がＬｏレベルであり、入力信号Ｓ１がＬｏレベルであるとすると、ＥＸＯＲゲート１１の出力Ｓ２はＬｏレベル、反転回路１２の出力Ｓ３はＨｉレベルである。この状態ではＦＥＴ２３はＯＮバイアスされコンデンサ３の電荷はＦＥＴ２３により強制放電（急速放電）の状態にあるから、コンデンサ電圧Ｓ４はＬｏレベルでコンパレータ４１の出力Ｓ５はＬｏレベルとなり、ＦＥＴ２４はＯＮ、ＦＥＴ２５はＯＦＦにそれぞれバイアスされ、基準電圧発生回路４７は高いＶｒｅｆＨを出力している。また、カウンタ回路５は出力Ｓ２のＨｉレベルにより計数０にリセットされた状態を維持している。
【００３５】
以上の状態において、入力信号Ｓ１がＨｉレベルに切り替わる（ｔ０１時点）と、出力Ｓ２はＨｉレベル、出力Ｓ３はＬｏレベルに切り替わり、Ｓ３のＬｏレベルによりＦＥＴ２３はＯＦＦ、ＦＥＴ２２はＯＮにそれぞれバイアスされるのでＦＥＴ２２、２４のみが導通し、抵抗２１を介してコンデンサ３は充電が開始される。
【００３６】
入力信号Ｓ１のＨｉレベルが継続していると、コンデンサ３の充電が進行しコンデンサ電圧Ｓ４は高いＶｒｅｆＨに達し（ｔ０２時点）コンパレータ４１の出力Ｓ５はＨｉレベルに切り替わる。出力Ｓ５がＨｉレベルになるとＦＥＴ２４はＯＦＦ、ＦＥＴ２５はＯＮにそれぞれバイアスされ、基準電圧発生回路４７は低いＶｒｅｆＬに切り替わるが、ＦＥＴ２２、２３の状態は変化しない。この結果、ＦＥＴ２５のＯＮ状態により抵抗２６を介してコンデンサ３の電荷の放電が開始される。コンデンサ３の電荷の放電が継続するとコンデンサ電圧Ｓ４は低いＶｒｅｆＬに達し（ｔ０３時点）、コンパレータ４１の出力Ｓ５はＬｏレベルに切り替わり、ＦＥＴ２４はＯＮ、ＥＦＴ２５はＯＦＦにそれぞれバイアスされ、基準電圧発生回路４７は高いＶｒｅｆＨを出力する最初の状態に戻る。
【００３７】
従って、入力信号Ｓ１が更にＨｉレベルを継続していると、ＦＥＴ２２、２４のみが導通し、抵抗２１を介してコンデンサ３が充電される動作から再び繰り返すことになる。
【００３８】
以上の動作は、充放電回路２により動作する弛張発振動作に相当し、コンパレータ４１の出力Ｓ５から周期的なパルス信号が出力される。カウンタ回路５は計数入力端子ＣＬＫに出力Ｓ５を入力しており、所定の計数値４が設定されているから、出力Ｓ５の周期的なパルス信号を計数し、前記設定値４に達すると、出力端子ＯＵＴから出力Ｓ６としてキャリーオーバー信号が出力される（ｔ０４時点）。
【００３９】
Ｄ型フリップフロップ回路６は、Ｔ型フリップフロップ機能を有するように反転出力Ｑ￣が帰還接続されているから、出力Ｓ６により出力状態を前記ＬｏレベルからＨｉレベルに切り替わる。従って、ＥＸＯＲゲート１１の入力は何れもＨｉレベルとなり出力Ｓ２はＬｏレベルに、出力Ｓ３はＨｉレベルに切り替わる。出力Ｓ３がＨｉレベルとなることにより、ＦＥＴ２３がＯＮ、ＥＦＴ２２はＯＦＦにそれぞれバイアスされるので、コンデンサ３の電荷はＦＥＴ２３のソース−ドレインを介して強制放電され、ＥＸＯＲゲート１１の入力状態が変わるまでコンデンサ電圧Ｓ４はＬｏレベルを継続し、Ｄ型フリップフロップ回路６の出力Ｓ７も変化しない。
【００４０】
以上の動作は、入力信号Ｓ１がＬｏレベルからＨｉレベルに切り替わるときの動作であるが、入力信号Ｓ１がＨｉレベルからＬｏレベルに切り替わる場合も、同様に動作することは明らかである。
【００４１】
図５は、入力信号にチャタリング波形を伴う場合の本実施の形態の動作を示すタイミングチャートである。本例では、入力信号Ｓ１の論理レベルがＬｏレベルからＨｉレベルへの切り替わり時にチャタリング波形が生じた後、安定したＨｉレベルになる場合について示している。この場合の本実施の形態の動作は以下のとおりである。
【００４２】
最初、Ｄ型フリップフロップ回路６の出力Ｓ７がＬｏレベル、入力信号Ｓ１がＬｏレベルとすると（ｔ０時点）、ＦＥＴ２３はＯＮバイアスされコンデンサ３の電荷はＦＥＴ２３により強制放電状態にあり、コンデンサ電圧Ｓ４はＬｏレベルでコンパレータ４１の出力Ｓ５はＬｏレベルとなり、ＦＥＴ２４はＯＮ、ＦＥＴ２５はＯＦＦにそれぞれバイアスされ、基準電圧発生回路４７は高いＶｒｅｆＨを出力している。また、カウンタ回路５は出力Ｓ２のＨｉレベルにより計数０にリセットされた状態を維持している。
【００４３】
以上の状態において、入力信号Ｓ１がＨｉレベルに切り替わると（ｔ１時点）、前述のように出力Ｓ３はＬｏレベルに切り替わり、ＦＥＴ２２、２４のみが導通し、抵抗２１を介してコンデンサ３の充電が開始される。コンデンサ３の充電が進行しコンデンサ電圧Ｓ４が高いＶｒｅｆＨに達すると（ｔ２時点）、コンパレータ４１の出力Ｓ５はＨｉレベルに切り替わる。出力Ｓ５がＨｉレベルになるとＦＥＴ２４はＯＦＦ、ＦＥＴ２５はＯＮにそれぞれバイアスされ、基準電圧発生回路４７は低いＶｒｅｆＬに切り替わるが、ＦＥＴ２２、２３の状態は変化しないから、ＦＥＴ２５のＯＮ状態により抵抗２６を介してコンデンサ３の電荷の放電が開始される。
【００４４】
同図のチャタリングの場合、この時点（ｔ２時点）で入力信号Ｓ１がＬｏレベルになるので、出力Ｓ３はＨｉレベルになり、ＦＥＴ２３がＯＮバイアスされ導通するのでコンデンサ３の電荷は強制放電される。ここで、出力Ｓ５には単一のパルスが発生されるからカウンタ回路６は１を計数するが、コンデンサ３の強制放電による出力Ｓ２のＬｏレベルにより計数値０にリセットされる。この後、入力信号Ｓ１は再び同様の時間幅のＨｉレベル（ｔ３〜ｔ４期間）及びより長い期間のＨｉレベル（ｔ５〜ｔ６期間）のチャタリング波形を伴っており、それぞれＨｉレベルの期間の長さに応じて出力Ｓ５に１個及び２個のパルスが発生され、カウンタ回路６はそれぞれを計数するが直後のコンデンサ３の強制放電によりリセットされる。
【００４５】
チャタリングが終了して入力信号Ｓ１が安定的にＨｉレベル状態を継続すると（ｔ７時点以降）、前述のように出力Ｓ５に複数のパルスが発生され、４個のパルスが発生された場合（ｔ８時点）、カウンタ回路５が出力Ｓ６にオーバーフロー信号を出力し、Ｄ型フリップフロップ回路の出力Ｓ７をＨｉレベルに切り替わる。
【００４６】
以上の動作は、入力信号Ｓ１がＬｏレベルからＨｉレベルに切り替わるときの動作であるが、入力信号Ｓ１がＨｉレベルからＬｏレベルに切り替わる場合にチャタリング波形を伴う場合の動作も同様である。
【００４７】
本実施の形態の以上の動作は、出力側のＤ型フリップフロップ回路６と入力信号比較回路１とに着目すると、まずＤ型フリップフロップ回路６の出力Ｓ７をＬｏ状態とし、入力信号Ｓ１もＬｏ状態とすると、ＥＸＯＲゲート１１の入力が同一論理レベルであるから出力Ｓ２はＬｏ状態、インバータ１２の出力Ｓ３はＨｉ状態である。ここで、入力信号Ｓ１がＬｏ状態からＨｉ状態に切り替わると、信号Ｓ３はＬｏ状態に切り替わり、この切り替わりに起因して充放電回路２、コンデンサ３及び電圧比較回路４の充放電による発振動作及びカウンタ回路５の前記発振出力の計数による遅延動作を行い、所定時間後にカウンタ回路５の出力Ｓ６が切り替わりＤ型フリップフロップ回路６が反転して出力Ｓ７がＨｉ状態に反転し、入力信号Ｓ１と出力Ｓ７とは何れもＨｉ状態の同一論理状態になるという動作を行うものである。この動作は入力信号Ｓ１がＨｉ状態からＬｏ状態への切り替わり時にも同様であり、所定時間後に何れもＬｏ状態の同一論理状態になる。以上の動作における入力信号Ｓ１の状態の変化時の前記遅延動作の期間のチャタリングは除去される。
【００４８】
【発明の効果】
本発明によれば、入力信号の変化時点からチャタリング後の安定するまでの期間をコンデンサの充放電構成による発振動作を利用し、カウンタ回路により前記発振出力を計数することで判断するように構成しており、カウンタ回路の計数値の設定により確実にチャタリングを除去することを可能とし、更にチャタリング以外の高周波雑音に対する影響をも防止することが可能である。また、コンデンサと抵抗による時定数は設定カウント数に反比例して小さくすることができるから、抵抗値を一定とした場合は、コンデンサの容量もカウント数に応じて小さくすることができる。チップ面積に大きく影響を与えるコンデンサ容量を小さくすることができるから、カウンタ回路が追加されているもののチップ面積全体としては小さくすることが可能である。
【００４９】
また、入力信号と出力信号の論理レベルが同じ場合に、コンデンサを急速放電させる回路を設けたこと、及びカウンタ回路の追加によりコンデンサ容量を小さくでき、コンデンサ急速放電にかかる時間も短くしたことにより、入力信号の安定時間が設定時間に達しなくてもチャタリング終了と誤判定する可能性を排除している。
【図面の簡単な説明】
【図１】本発明のチャタリング除去回路の一実施の形態を示す図である。
【図２】図１に示す充放電回路２、コンデンサ３及び電圧比較回路４の動作状態を示す図である。
【図３】本実施の形態の使用例を示す図である。
【図４】入力信号にチャタリング波形を伴わない場合の本実施の形態の動作を示すタイミングチャートである。
【図５】入力信号にチャタリング波形を伴う場合の本実施の形態の動作を示すタイミングチャートである。
【図６】従来例のチャタリング除去回路の一構成例を示す図である。
【図７】図６に示すチャタリング除去の動作を示すタイムチャートである。
【図８】特開平５−８３０９３号公報記載の従来例のチャタリング除去回路の構成例を示す図である。
【図９】図８に示すチャタリング除去の動作を示すタイムチャートである。
【図１０】特開平４−２７４６１３号公報記載の従来のチャタリング除去回路の構成例を示す図である。
【図１１】図１０に示すチャタリング除去の動作を示すタイムチャートである。
【符号の説明】
１入出力信号比較回路
２充放電回路
３コンデンサ
４電圧比較回路
５カウンタ回路
６Ｄ型フリップフロップ回路
７帰還回路
１１ＥＸＯＲゲート
１２反転回路
４１コンパレータ
２２、２４、４５Ｐチャンネル型電界効果トランジスタ
２３、２５、４６Ｎチャンネル型電界効果トランジスタ
４７基準電圧発生回路

Claims

入力信号及び出力信号を入力する一致回路と、前記一致回路の出力により制御され、前記入力信号と前記出力信号の不一致状態においてコンデンサの充放電動作により発振を行い、前記入力信号と前記出力信号の一致状態において前記コンデンサの電荷を強制放電して前記充放電動作を停止する発振回路と、前記一致状態でリセットされ前記発振回路の出力を計数して所定の計数値に達したときキャリーオーバーを出力するカウンタ回路と、前記キャリーオーバー出力毎に論理状態が切り替わり前記出力信号を出力するフリップフロップ回路と、を有することを特徴とするチャタリング除去回路。
前記発振回路は、前記一致回路の出力により制御され、前記コンデンサを充電又は放電する充放電回路と、前記コンデンサの充電電圧を入力とするヒステリシス特性を有する比較回路と、前記比較回路の出力により前記充放電回路の充電又は放電を切り替える帰還制御回路と、を有することを特徴とする請求項１記載のチャタリング除去回路。
前記入力信号と前記出力信号の一致状態で前記充放電回路による前記コンデンサの充電を禁止する禁止回路を有することを特徴とする請求項２記載のチャタリング除去回路。
前記比較回路は、前記コンデンサの電圧を入力するコンパレータと、２つの基準電圧を出力する基準電圧回路と、前記コンパレータの出力により前記基準電圧回路が出力する２つの基準電圧を切り替える基準電圧帰還制御回路と、を有することを特徴とする請求項２又は３記載のチャタリング除去回路。
入力信号及び出力信号の排他的論理和機能を含む入出力信号比較回路と、充放電用のコンデンサと、前記入出力信号比較回路の出力をそれぞれの制御電極の入力とした、電流路に前記コンデンサの充電抵抗を直列接続した第１のトランジスタと、前記コンデンサの電荷を強制放電する第２のトランジスタと、前記第１のトランジスタの電流路と前記コンデンサとの間に電流路を直列接続した第３のトランジスタと、前記コンデンサの電荷を放電する放電抵抗に電流路を直列接続した第４のトランジスタと、前記コンデンサの充電電圧を入力するヒステリシス特性を有する比較回路と、前記比較回路の出力により前記第３のトランジスタ及び第４のトランジスタの制御電極を制御する帰還制御回路と、前記入力信号と前記出力信号の一致状態でリセットされ前記比較回路の出力を計数するカウンタ回路と、前記カウンタ回路のキャリーオーバー出力を入力し、前記キャリーオーバー出力毎に論理状態が切り替わり前記出力信号を出力するフリップフロップ回路と、を有することを特徴とするチャタリング除去回路。
前記第１及び第３のトランジスタは、Ｐチャンネル型電界効果トランジスタであり、第２及び第４のトランジスタは、Ｎチャンネル型電界効果トランジスタであることを特徴とする請求項５記載のチャタリング除去回路。