KR100964516B1 - 디지털 디스플레이 장치에서 ｅｍｉ를 감소하기 위해 직접적 디지털 신서사이저 및 확산 스펙트럼 기술을 이용하는 방법 및 장치 - Google Patents

Abstract

선택형 확산 스펙트럼 기반 출력 클락 신호를 제공하기 위해 배열된 DDS 회로가 설명되었다. 상기 신서사이저는 위상 누산기 회로, 기준 클락 신호를 제공하기 위해 배열된 위상 누산기 회로에 결합된 기준 클락 소스, 상기 위상 누산기에 결합된 주파수 편이 유닛, 공칭 위상 신호를 제공하기 위해 배열된 상기 주파수 위상 유닛에 결합된 상기 위상 누산기에 결합된 공칭 위상 소스, 그리고 변조 신호를 제공하기 위해 배열된 상기 주파수 편이 유닛에 결합된 변조 위상 소스를 포함한다. 상기 주파수 편이 유닛은 상기 변조 신호에 기초한 주파수 확산 및 중앙 주파수를 지닌 출력 클락 신호를 생산하기 위해 상기 기준 클락 신호를 샘플하기 위해 주파수 편이 신호를 이용하는 상기 위상 누산기로의 입력으로서 주파수 편이 신호를 형성하기 위한 변조 신호 및 공칭 위상 신호를 결합한다.

Description

디지털 디스플레이 장치에서 ＥＭＩ를 감소하기 위해 직접적 디지털 신서사이저 및 확산 스펙트럼 기술을 이용하는 방법 및 장치{METHOD AND APPARATUS UTILIZING DIRECT DIGITAL SYNTHESIZER AND SPREAD SPECTRUM TECHNIQUES FOR REDUCING EMI IN DIGITAL DISPLAY DEVICES}

당해 발명은 액상 크리스털 디스플레이(LCD)에 관한 것이다. 보다 상세히, 당해 발명은 액상 크리스털 디스플레이에서 전자기 간섭을 감소하기 위한 방법 및 장치에 대하여 설명한다.

전자파 장애(EMI)는 전기 장치(우연한 송신기)가 우연한 수신기를 혼란시키는 간섭의 양 측정이다. 놀랍지 않게, EMI 는 PC, 평면 패널 모니터등과 같이 고속 성분에 의존하는 장치 디자인에서 주된 관심이다. 왜냐하면, 그것은 시스템, PC 마더보드, 그래픽 제어기 등이 US 무역 통상부에 의한 판매에 승인되는지를 결정하기 때문이다. 이 상황은 특히, 고속(예를 들어, 펜티엄-클래스) 프로세서, 고속 버스, 그리고 다수의 클락 출력을 특징으로 하는 디자인에서 특별하다. 특히, EMI 테스팅은 디자인 과정에서 느리게 발생하므로, 테스트에 실패하는 것은 비싼 재디자인 및 마켓으로 진출의 증가된 시간을 의미할 수 있다. 물질적 가격에 부가하여, EMI를 상당히 감소시키기 위한 방법으로서 차폐의 이용은 생산의 복잡화를 증가시키고, 또한 시스템 가격을 상승시킨다.

그러나 EMI 를 감소하고 그리고/또는 제거하기 위한 다양한 기술들이 있다.　그러한 기술은 더 높은 주파수 고조파들을 제어하기 위해 출력 파형의 제어를 요구하는 펄스 모양으로서 간주된다. 그러나 펄스 모양은 근본적 주파수 에너지를 제어하는 것이 아니라 단지 코너를 둥글게 함으로써 올라가는 모서리의 모양만을 변화시키고 그리고 더 높은 주파수 성분의 일부 및 그들의 에너지를 줄인다. 따라서 펄스 모양은 스위칭 스레쉬홀드 가까이의 파형의 부분을 제어할 수 있도록 동작한다.

펄스 모양과 관련된 부가적 문제점은, 너무 많은 라운딩(rounding) 간의 균형 활동과 원하는 EMI를 획득하기 위해 충분한 라운딩이 없다는 점이다. 감소는 심지어 온도와 전압 변화가 균형을 무너뜨리기 때문에 보다 더 복잡하게 된다. 이 균현 활동은 또한 제조에 있어 최적 라운딩을 위해 사용되는 기술은 실행단계로부터 실행단계까지 일관적인 결과를 제공하지 못한다는 사실에 의해 또한 복잡해진다. 예를 들어, 처리 변화들은 충분한 EMI 제어 및 상승 시간을 남긴다는 것을 확실히 하기 위해 생산 부지(lot)로부터 시스템의 과잉 디자인을 요구하는 생산 부지까지 용량성 또는 저항성 모양 값들의 변화를 주의 깊게 세트하는 것이다.

그러나 EMI를 감소하기 위한 또 다른 접근은 부하 용량을 과충전 하지 않기 위해 출력 드라이브를 유지함으로써 상승-모서리 경사를 관리하는 회전-비율 제어에 관한 것이다. 회전-비율 제어는 빠른, 높은 전류를 지니는 것을 피하고 그리고 이론적으로 효율적인 전류-제어 출력을 생성함으로써 이 보존을 획득한다. 그러나 펄스 모양과 함께, 주된 관점은 부지-대-부지(lot-to-lot) 기초 그리고 다양한 전압 그리고 온도 범위에서 제조상의 제어를 유지하고 있는 것이다. 상기 디자인은 최악의- 경우 프로세스를 위해 그리고 높거나 낮은 온도 및 전압을 위해 고려해야만 한다. 이러한 전압 변화들은 모두 치명적이며 예상할 수 없는 것이다. 결과적으로, 회전-비율 제어는 구현하기에 어려우며 신뢰할 수 없다. 마지막으로, EMI를 감소하기 위한 가장 인기 있는 접근은, 펼쳐진 스펙트럼 기술(SST)라고 불리는, 특정 주파수에서 에너지의 어떠한 피크 값을 최소화하기 위해 기본 주파수의 에너지를 확산하는 것이다. 이 기술은 클락-모서리 상승 그리고 하강 시간(도 1A-1B 참고)을 포함함 없이 전체 시스템 EMI 방사를 상당히 감소시킨다. 더 낮은 스펙트럼-피크 크기와 함께, 시스템은 EMI를 위한 더 많은 여유(margin)를 충족시키고 지닌다. 확산 스펙트럼은 가장 단순하고, 가장 효율적인 기술이며, 그리고 제조-프로세스 변화에 최고의 면제를 제공한다. 따라서 SST의 사용은 PCI, CPU 그리고 메모리 버스들을 위한 것과 마찬가지로 100MHz 앞측면 버스(FSB)를 제공하는 칩셋을 이용하는 모든 디자인에서 가상적으로 사용되고 있는 곳의 지점까지 마더보드 마켓을 보급하여 왔다. 모든 마더보드 칩셋 행상인들은 확산-스펙트럼 시간 신호와 함께 작동하기 위해 그들의 파트를 디자인하고 있다.

불연속 신호의 주파수 변환에서 유용한 성분은 직접 디지털 신서사이저(DDS)이다. 상기 DDS는 주로 주파수 스텝-다운(step-down) 기능을 수행한다. 가산기 유닛(402)은 SF 레지스터(404)에 저장된 n-비트 값을 위상 누산기(accumulator)의 출력으로부터 n-비트 값에 더한다. 상기 합은 SCLK의 각 상승 모서리 상에서 동시에 업데이트 된다. 위상 누산기(406)는 n-비트 DDS 주파수 F_DDS 를 출력 모듈에 공급하고, 그리고 가산기 유닛으로 다시 F_DDS 를 공급하며, 그것으로 다수의 SCLK에 대해 아래의 방정식(2)에서 공식에 의해 주어주닌 주파수를 지닌 층계형 주기 신호를 발생한다.

그곳에서 F_SCLK 는 SCLK 의 주파수 값이다. 출력 모듈은 상기 DDS 주파수 신호 F_DDS를 목적 클락 DCLK으로 전환한다. 출력 모듈은, 예를 들어, 층계형 파형을 주파수 F_DDS 를 지닌 이진 클락 신호로 전환할 수 있다. 주의할 것은 층계형 주기 신호의 주기에서 지터(jitter)는 상기 SCLK 주기와 동일하다. 상기 SCLK 주기가 넓은 범위(예를 들어, 높은 지터를 지닌)에 대해 변하는 경우, 지터를 효율적으로 감소하기 위해 출력 모듈을 디자인하는 것은 어렵다(또는 불가능하다).

따라서 원하는 것은 선택할 수 있는 주파수 변조된 클락 신호를 제공함으로써 확산 스펙트럼 기술을 이용하는 EMI 를 감소하기 위한 효율적인 방법 및 장치이다.

당해 발명에 따라, 방법, 장치, 그리고 시스템들이 선택할 수 있는 주파수 변조된 클락 신호를 설명을 제공함에 따라 확산 스펙트럼 기술을 이용하는 EMI 를 감소하기 위해 설명되었다.

한 실시예에서, 위상 누산기 회로를 포함하는 선택형 확산 스펙트럼 기반 출력 클락 신호를 제공하기 위해 배열된 클락 신서사이저 회로, 기준 클락 신호를 제공하기 위해 배열된 상기 위상 누산기 회로에 결합된 기준 클락 소스, 상기 위상 누산기에 결합된 주파수 편이 유닛(frequency shift unit), 상기 위상 누산기에 결합된 공칭 위상 소스, 공칭 위상 신호를 제공하기 위해 배열된 상기 주파수 편이 유닛(frequency shift unit)에 결합된, 그리고 변조 신호를 제공하기 위해 배열된 상기 주파수 편이 유닛에 결합된 변조 위상 소스이다. 상기 주파수 편이 유닛은 상기 변조 신호에 기초하여 주파수 확산대역 및 중앙 주파수를 지니는 출력 클락 신호를 생산하기 위한 기준 클락 신호를 샘플하기 위해 주파수 위상 신호를 이용하는 위상 누산기로의 입력으로서 주파수 위상 신호를 형성하기 위해 변조 신호 및 공칭 위상 신호를 결합한다.

또 다른 실시예에서, 선택형 확산 스펙트럼 기반 출력 클락 신호를 제공하는 방법이 설명되었다. 상기 방법은 위상 누산기 회로를 제공하고, 기준 클락 신호를 제공하기 위해 배열되는 위상 누산기 회로로 기준 클락 소스를 결합하며, 그리고 상기 위상 누산기로 주파수 편이 유닛을 결합하는 작동들을 포함한다. 상기 방법은 또한 공칭 위상 신호를 제공하기 위해 배열되는 주파수 위상 유닛에 결합된 위상 누산기로 공칭 위상 소스를 결합하고 변조 신호를 제공하기 위해 배열된 주파수 편이 유닛으로 변조된 위상 소스를 결합하는 단계를 추가적으로 포함한다.

도 1 은 클락 신호 및 관련 고조파 기반 EMI를 도시한다.

도 1B는 도 1A 의 대표 클락 신호의 확산 스펙트럼 처리 및 고조파 EMI 레벨에서 결과적 감소를 도시한다.

도 2 는 당해 발명의 일실시예에 다른 선택형 변조 시스템 클락을 제공하기 위한 시스템을 도시한다.

도 3 은 당해 발명의 일실시예에 따른 대표적 바이폴라(bipolar) 신호를 도시한다.

도 4A-4C 는 당해 발명의 일실시예에 따른 대표적 출력 신호를 도시한다.

도 5 는 당해 발명의 특정 실시예에서 직접적 디지털 신서사이저 회로(DDS)의 형태를 취하는 클락 변조 회로를 도시한다.

도 6 은 당해 발명의 일실시예에 따른 위상 누산기 회로의 특정 구현을 도시한다.

도 7 은 당해 발명의 일실시예에 따른 확산 스펙트럼 기반 변조 클락을 제공하는 상세한 처리과정의 플로우차트를 도시한다.

당해 발명의 선호되는 실시예에 따른 기준이 만들어질 것이다. 선호되는 한 실시예가 첨부되는 도면에 설명되었다. 당해 발명이 선호되는 실시예와 관련하여 설명될 동안, 한 선호되는 실시예에 따라 발명의 영역이 제한되는 것이 아님은 명백하다.

한 실시예에서, 선택형 확산 스펙트럼 기반 출력 클락 신호를 제공하기 위해 배열되는 직접적 디지털 신서사이저 회로(DDS)가 설명된다. 상기 신서사이저는 위상 누산기 회로, 기준 클락 신호를 제공하기 위해 배열된 위상 누산기 회로에 결합된 기준 클락 소스, 상기 위상 누산기에 결합된 주파수 편이 유닛(frequency shift unit), 공칭 위상 신호를 제공하기 위해 배열된 상기 주파수 편이 유닛(frequency shift unit)에 결합된 상기 위상 누산기에 결합된 공칭 위상 소스, 그리고 변조 신호를 제공하기 위해 배열된 상기 주파수 편이 유닛에 결합된 변조 위상 소스를 포함한다. 상기 주파수 편이 유닛은 상기 변조 신호에 기초한 주파수 확산대역 및 중앙 주파수를 지니는 출력 클락 신호를 생산하는 상기 위상 누산기로의 입력으로서 주파수 편이 신호(frequency shift signal)를 형성하기 위한 변조 신호 및 공칭 위상 신호를 결합한다.

당해 발명은 확산 스펙트럼 시스템의 용어 및 LCD로 변조 클락 신호를 제공하기 위해 사용되는 것으로 당업자에게 잘 알려진 집적 반도체 장치에서 통합될 수 있는 이용 방법으로 설명될 것이다. 주의할 것은, 그러나, 상기 설명된 실시예들은 단지 설명적 목적을 위한 것이고 당해 발명의 범위를 제한하는 것은 아니다.

따라서 도 2는 당해 발명에 따른 확산 스펙트럼 시스템(200)을 도시한다. 상기 시스템(200)은 클락 변조 신호 발생기(206)에 의해 제공되는 클락 변조 신호 CLK_mod 및 공칭 신호 발생기(208)에 의해 제공되는 공칭 신호 CLK_nom에 기초한 기준 클락 신호 소스(204)로부터 수신되는 기준 클락 신호 CLK_ref를 변조하기 위해 배열된다. 각 클락 변조 신호 발생기(206) 및 상기 공칭 신호 발생기 (208)는 위상 누산기(212)에 결합된 출력을 지닌 가산기 유닛(210)에 결합된다. 주의할 것은 상기 클락 변조 신호 CLK_mod 는 실질적으로 영의 평균값을 지닌 주기적 바이폴라 신호(예, 대칭적 양의 그리고 음의 파형을 지닌)이다. 그러한 신호의 하나가 클락 변조 신호 파형(302) 및 이 경우에 있어 일련의 16진법 파형 값(304)의 형태를 취하는 관련 클락 변조 신호 CLK_mod를 모두 보여주는 도 3에서 설명된다. 이런 방식으로, 출력 클락 CLK_out 신호가 클락 변조 신호 CLK_mod의 변화에 의해 주정됨에도 불구하고 아직 그것의 중앙 주파수는 변하지 않은 상태로 남아 있다.

설명된 실시예에서, 클락 변조 회로(202) 내에 포함된 출력 회로(214)는 일부 경우에서 당업자에게 명백한 PLL(위상 잠금 루프)(218)에 결합하는 디지털-아날로그 변환기(DAC)를 이용하는 아날로그 변조 클락 신호를 제공하기 위해 사용된다.

작동 동안, 가산기 유닛(210)은 클락 변조 신호 CLK_mod를 공칭 신호 CLK_nom에 부가하고, 그것으로 상기 위상 누산기(212)로의 입력으로서 제공되는 변조 신호(220)를 발생한다. 상기 위상 누산기(212)는 수신된 변조 신호(220)에 기초하여 상기 기준 클락 신호 CLK_ref 를 샘플링 하는 것에 대응하며, 그것에 따라 도 4A에 도시되는 누산기 출력 신호(222)를 생산한다. 당해 발명의 실시예에 따라, 상기 누산기 출력 신호(222)는 상기 클락 변조 신호 CLK_mod와 직접적으로 관련된 중앙 기준 주파수 f_ref 주위의 주파수 확산대역 Δf 를 제공한다. 상기 출력 클락 CLK_OUT 신호가 상기 클락 변조 신호 , 상기 중앙 주파수 CLK_mod에 의해 변조되는 주파수임에도 불구하고 도 4B 그리고 4C 는 당해 발명의 하나 이상의 이점을 설명한다. 상기 중앙 주파수 는 f_ref변하지 않고 유지된다.

도 5에 도시된 한 실시예에서, 상기 클락 변조 회로(202)는 직접적 디지털 신서사이저 회로(DDS)(500)의 형태를 취한다. 기준 클락 신호 CLKref 및 클락 변조 신호 CLKmod로부터 상기 출력 클락 CLKout 신호의 발생은 위상 누산기 회로(502)에 의해 수행된다. 일부 실시예에서, 상기 위상 누산기 회로(502)는 사인곡선의 크기 값(506)의 ROM의 룩업 테이블에 결합된다. 이 실시예에서, 상기 위상 누산기(502)의 샘플된 출력은 그 후 사인 곡선 크기 값(506)의 ROM 룩업 테이블에 접근하기 위해 사용된다. 이 상황에서 주의할 것은, 사인곡선 크기에 대한 상기 샘플된 위상의 전환은 시간의 실수 또는 허수 성분의 투영과 유사하다. 위상 누산기(502)에 의해 사용되는 다수의 비트들은 상기 출력 클락 CLKout 신호의 주파수 적합 스텝의 입상을 결정하기 때문에, 특정 위상 누산기 크기는 24에서 32 비트이다. DDS(500)는 출력 클락 CLKout 신호의 공칭 값을 요구하는 것이 기준 클락 신호 CLKref의 약 1/2보다 더 클 수 없기 때문에, 상기 출력 클락 CLKout 신호는 위상 고정 루프(PLL) 회로(218)에 의존한다.

도 6에 도시된 한 구현에서, 상기 위상 누산기 회로(502)는 클락 변조 신호 CLKmod에 기초하여 N 비트 주파수 워드 F(N은 특히 24인 곳에서)를 지닌 기준 클락 신호 CLKref에 동시적으로 로드 된다. 이 주파수 워드 F는 연속적으로 N 비트 가산기(602)에 의해 마지막으로 샘플된 위상 값과 함께 축적된다. 상기 가산기(602)의 출력은 N 비트 가산기(602)에 결합된 상기 기준 클락 신호 CLKref에서 샘플된다. 상기 누산기 회로(502)가 상기 N 비트 최고값(클락 변조 신호 CLKmod에 의해 변조된)에 도달 할 때, 상기 누산기 회로(502)는 구르고 계속된다.

도 7 은 당해 발명의 일실시예 따른 변조된 클락에 기초한 확산 스펙트럼을 제공하기 위한 프로세스(700)를 설명하는 흐름도를 도시한다. 상기 처리는 원하는 주파수 확산대역 Δf를 선택함으로써 702에서 시작한다. 일단 특정 주파수 Δf 가 선택됨에 따라, 바이폴라 카운터 신호는 704에서 상기 선택된 주파수 확산대역 Δf 에 기초하여 선택된다. 주의할 것은 상기 바이폴라 카운터 신호는 실질적으로 영의 평균값을 지닌 주기적 신호이다. 상기 선택된 바이폴라 카운터 신호는 그 후 708에서 위상 누산기 회로에 차례로 변조된 위상 신호를 형성하기위해 706에서 공칭 위상 신호와 함께 결합된다. 상기 위상 누산기 회로는 그 후 710에서 상기 변조된 위상 신호에 기초한 기준 클락 신호를 샘플한다. 상기 위상 누산기의 출력으로서 상기 샘플된 기준 클락 신호는 그 후 실질적으로 변하지 않는 중앙 주파수 및 상기 선택된 주파수 확산대역 Δf 를 지닌 712에서 변조된 출력 클락 신호를 제공하기 위해 적합하게 배열된 출력 회로에 제공된다.

도 8 은 당해 발명을 구현하기 위해 사용되는 컴퓨터 시스템(800)을 설명한다. 컴퓨터 시스템(800)은 단지 당해 발명이 구현될 수 있는 곳에서 그래픽 시스템의 실시예만을 도시한다. 컴퓨터 시스템(800)은 중앙 처리 유닛(CPU)(810), 랜덤 액세스 메모리(RAM)(820), 판독 전용 메모리(ROM)(825), 하나 이상의 주변장치(830), 그래픽 제어기(860), 주된 저장 장치(840, 850) 그리고 디지털 디스플레이 유닛(870)을 포함한다. CPU(810)는 또한 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-민감형 디스플레이, 변환기 카드 판독기, 마그네틱 또는 페이퍼 테이프 판독기, 타블렛, 음성 또는 핸드라이팅 인식기, 또는 다른 잘-알려진 입력 장치, 예를 들어, 다른 컴퓨터와 같은 장치들에 제한되는 것은 아니나 이들을 포함하며 하나 이상의 입/출력 장치(890)에 결합된다. 상기 아날로그 이미지 데이터는 예를 들어, 외부 인코드(도시 안 됨)로부터 또는 CPU(810)으로부터 수신된 픽셀 데이터에 기초하여 발생될 수 있다. 한 실시예에서, 상기 아날로그 이미지 데이터는 RGB 포맷에서 제공되고 그리고 상기 기준 신호는 당업자에게 잘 알려진 VSYNC 및 HSYNC 신호를 포함한다. 그러나 주의할 것은 당해 발명은 아날로그 이미지, 데이터, 그리고/또는 다른 포맷의 기준 신호들로서 구현될 수 있다는 점이다. 예를 들어, 아날로그 이미지 데이터는 대응하는 시간 기준 신호를 지닌 비디오 신호 데이터를 포함할 수 있다.

Claims (18)

1. 선택형 확산 스펙트럼(selectable spread spectrum) 기반 출력 클락 신호를 제공하기 위해 배열된 클락 신서사이저 회로(clock synthesizer circuit)에 있어서, 상기 클락 신서사이저 회로는

   - 기준 클락 신호를 제공하기 위해 배열된 기준 클락 소스(reference clock source),

   - 가산기 회로(adder circuit),

   - 상기 가산기 회로에 공칭 위상 신호(nominal phase signal)를 제공하는 공칭 위상 소스(nominal phase source),

   - 상기 가산기 회로에 선택가능한 주기적 바이폴라 변조 신호를 제공하는 변조된 위상 소스(modulated phase source)

   를 포함하며, 이때, 상기 가산기 회로는 공칭 위상 신호(nominal phase signal)와 변조 신호(modulation signal)를 가산하여 변조된 위상 신호를 생성하고,

   상기 가산기 회로에 의해 생성되는 변조된 위상 신호에 기초하여 기준 클락 신호를 선택적으로 샘플링하도록 위상 누산기(phase accumulator)가 구성되고,

   샘플링된 기준 클락 신호에 기초하여 선택형 확산 스펙트럼 기반 출력 클락 신호를 생성하도록 출력 회로가 구성되는 것을 특징으로 하는 클락 신서사이저 회로.
2. 제 1 항에 있어서, 상기 공칭 위상 신호와 변조 신호를 주파수 편이 유닛이 조합하여 주파수 편이 신호를 생성하는 것을 특징으로 하는 클락 신서사이저 회로.
3. 제 2 항에 있어서, 상기 주파수 편이 신호가 상기 위상 누산기에 입력되는 것을 특징으로 하는 클락 신서사이저 회로.
4. 제 3 항에 있어서, 상기 위상 누산기는 주파수 편이 신호를 이용하여 기준 클락 신호를 샘플링하고, 이에 따라 출력 클락 신호를 생성하는 것을 특징으로 하는 클락 신서사이저 회로.
5. 제 1 항에 있어서, 출력 클락 신호는 중앙 주파수와, 선택가능한 변조 신호에 기초한 주파수 확산 대역을 갖는 것을 특징으로 하는 클락 신서사이저 회로.
6. 삭제
7. 제 1 항에 있어서, 상기 위상 누산기가 ROM의 룩업 테이블(lookup table)에 연결되는 것을 특징으로 하는 클락 신서사이저 회로.
8. 제 7 항에 있어서, 상기 ROM의 룩업 테이블은 사인형태 크기 값(sinusoidal magnitude value)을 지니는 것을 특징으로 하는 클락 신서사이저 회로.
9. 선택형 확산 스펙트럼(selectable spread spectrum) 기반 출력 클락 신호를 제공하는 방법에 있어서, 상기 방법은

   - 선택가능한 바이폴라 변조 신호에 공칭 위상 신호를 가산하여 변조된 위상 신호를 생성하는 단계,

   - 변조된 위상 신호에 의해 결정되는 속도로 기준 클락 소스를 선택적으로 샘플링하는 단계, 그리고,

   - 샘플링된 기준 클락 신호에 기초하여 선택가능한 확산 스펙트럼 기반 출력 클락 신호를 생성하는 단계

   를 포함하는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
10. 제 9 항에 있어서, 주파수 편이 유닛이 상기 공칭 위상 신호와 변조 신호를 조합하여 주파수 편이 신호를 생성하는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
11. 제 10 항에 있어서, 상기 주파수 편이 신호가 위상 누산기에 입력되는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
12. 제 11 항에 있어서, 위상 누산기에 의해 출력 클락 신호가 생성되는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
13. 제 12 항에 있어서, 주파수 편이 신호에 의해 기준 클락 신호가 샘플링되는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.

    사인형태의 크기 값(sinusoidal magnitude value)을 포함하는 판독 전용 메모리(ROM)의 룩업 테이블을 제공하는 단계, 그리고

    상기 ROM의 룩업 테이블에 포함된 사인형태의 크기 값을 바탕으로 하여, 샘플링된 기준 클락 신호를 사인형태의 크기 신호로 변환시키는 단계

    를 더 포함하는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
14. 제 12 항에 있어서, 출력 클락 신호는, 중앙 주파수와, 선택가능한 바이폴라 변조 신호에 기초한 주파수 확산 대역을 갖는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
15. 제 9 항에 있어서, 샘플링된 기준 클락 신호로 ROM의 룩업 테이블에 액세스하는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
16. 제 15 항에 있어서, 상기 ROM의 룩업 테이블은 사인형태 크기 값을 포함하는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
17. 제 16 항에 있어서,

    ROM의 룩업 테이블 내에 포함된 사인형태 크기 값을 바탕으로, 샘플링된 기준 클락 신호를 사인형태 크기 신호로 변환시키는 것을 특징으로 하는 선택형 확산 스펙트럼 기반 출력 클락 신호 제공 방법.
18. 제 8 항에 있어서,

    샘플링된 기준 클락 신호를 사인 형태 값 신호로 변환하기 위해, 샘플링된 기준 클락 신호가 ROM의 룩업 테이블에 입력 신호를 제공하는 것을 특징으로 하는 클락 신서사이저 회로.

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