CN101359302A - 冗余时钟开关电路 - Google Patents

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CN101359302A CNA2008101301674A CN200810130167A CN101359302A CN 101359302 A CN101359302 A CN 101359302A CN A2008101301674 A CNA2008101301674 A CN A2008101301674A CN 200810130167 A CN200810130167 A CN 200810130167A CN 101359302 A CN101359302 A CN 101359302A
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Abstract

本发明涉及一种冗余时钟开关电路(100)，包括两个延迟电路(102、104)和控制逻辑(106)。第一延迟电路(102)配置为对第一时钟信号(108)进行延迟，以产生第一延迟时钟信号(112)；第二延迟电路(104)配置为对第二时钟信号(110)进行延迟，以产生第二延迟时钟信号(114)。控制逻辑(106)配置为控制各延迟电路(102、104)以维持第一和第二延迟时钟信号(112、114)之间的相位对准。控制逻辑(106)还配置为选择第一和第二延迟时钟信号(112、114)的其中之一作为输出时钟信号(116)。

Description

冗余时钟开关电路
技术领域
本发明涉及一种冗余时钟开关电路。
背景技术
计算机和其他数字电子系统的共同特点是使用由至少一个数字时钟信号驱动的同步逻辑。一般，时钟信号以所选择的频率在逻辑“高”电平和逻辑“低”电平之间交替，该所选择的频率与正被驱动的逻辑电路兼容。典型地，时钟信号由晶体驱动的振荡器电路产生，该晶体被直流(DC)电源电压激励而振荡。使用晶体通常得到精确到百万分之几的高稳定频率源。
然而，虽然大多数时钟信号表现出精确度和稳定性，但是硬件问题时常出现，导致时钟信号暂时或永久故障。这种故障可以包括时钟信号的电压电平的明显改变、时钟信号的频率或相位中不可接受的变化(通常称为“抖动”)，或者甚至时钟信号的完全消失。任何这些故障都可能导致相关数字电路的不正常工作。虽然诸如家用计算机、个人数字助理(PDA)等的大多数低端计算系统和其他电子装置受时钟问题的影响，但是由这种故障所引起的数据丢失却很少是灾难性的。然而，对于中端和高端计算系统，诸如商业数据库和通信服务器，与时钟信号故障相关的任何数据完整性问题或当机时间可能导致收入明显减少并且顾客满意度下降。
为了进行保护不受时钟信号错误的影响，一些计算机系统结合开关电路采用两个独立的时钟信号源，以将其中一个时钟信号送出来驱动系统逻辑。因此，如果检测到一个时钟信号的问题，可以通过开关快速地选择另一个时钟信号作为系统时钟信号。
然而，具有表面上相同频率的两个独立的时钟信号源可能会彼此不同相，并且还可能呈现出稍微不同的频率。结果，仅仅从一个时钟信号切换到另一个时钟信号可能将信号毛刺(signal glitch)、短脉冲等引入到正从开关输出的时钟信号中，又会对系统逻辑造成问题。因此，开关的输出经常被配置为驱动锁相环(PLL)电路，该锁相环电路被设计为忽略所选择的时钟信号中的这种临时问题，同时产生具有与离开开关的时钟信号相同频率的输出时钟信号。而且，PLL电路能够引入小的相位误差到所选择的时钟信号中以解决输入时钟信号之间的相位差。
不幸的是，使用PLL电路经常引入超过原始输入时钟信号抖动的额外抖动到输出时钟信号中。该PLL电路也可能与耦接到输出时钟信号的一个或多个其他PLL电路交互，有可能将级联PLL稳定性问题引入到所涉及的其他PLL电路的每一个中。
附图说明
图1是根据本发明一实施例的冗余时钟开关电路的框图。
图2是根据本发明一实施例的在冗余时钟信号之间切换的方法的流程图。
图3是根据本发明另一实施例的冗余时钟开关电路的框图。
图4是描述根据本发明一实施例的、在从一个时钟信号切换到另一个时钟信号之前和之后的、图3的两个延迟电路的控制的理想时序图。
具体实施方式
图1提供了本发明的一个实施例：包括第一延迟电路102、第二延迟电路104和控制逻辑106的冗余时钟开关电路100的框图。第一延迟电路102被配置为对第一时钟信号108进行延迟，以产生第一延迟时钟信号112。类似地，第二延迟电路104被配置为对第二时钟信号110进行延迟，以产生第二延迟时钟信号114。控制逻辑106被配置为控制第一延迟电路102和第二延迟电路104以保持第一延迟时钟信号112和第二延迟时钟信号114之间的相位对准。控制逻辑106还配置为选择延迟时钟信号112、114的其中之一作为输出时钟信号116。
图2中通过流程图示出了本发明的另一个可能实施例：一种在冗余时钟信号之间切换的方法200。在方法200中，对第一时钟信号进行延迟，以产生第一延迟时钟信号(操作202)。此外，对第二时钟信号进行延迟，以产生第二延迟时钟信号(操作204)。控制第一和第二时钟信号的延迟，以保持第一和第二延迟时钟信号之间的相位对准(操作206)。此外，选择第一和第二延迟时钟信号的其中之一作为输出时钟信号(操作208)。虽然图2可能暗示了操作的特定顺序，但是方法200的操作202-208可以不同于图2示出的顺序执行，包括在一些情况下同时执行，而保持在此处所描述的本发明的范围内。
图3示出了根据本发明另一个实施例的冗余时钟开关电路300。如同图1的电路100一样，图3的冗余时钟开关电路300包括第一延迟电路302，配置为延迟第一时钟信号308以产生第一延迟时钟信号312。开关电路300还包括第二延迟电路304，配置为延迟第二时钟信号310以产生第二延迟时钟信号314。延迟电路302、304中的每一个将其时钟信号308、310延迟某个可控制的量，如下面所详细描述的。
开关电路300还包括控制逻辑，该控制逻辑包括两个时钟检测电路322、324，两个延迟控制电路332、334、相位检测器326、多路复用器328和控制器330。开关电路300的另一个实施例中还包括PLL电路340。这些部件的每一个以及它们在开关电路300内的作用在下面详细讨论。
第一时钟检测电路322被配置为产生第一时钟信号308的状态，而第二时钟检测电路324被配置为产生第二时钟信号310的状态。每个时钟检测电路322、324可以指示在其相关时钟信号308、310中是否检测到问题或故障。例如，时钟检测电路322、324可以检测不正常的电压电平、不适当的峰到峰电压摆幅、窄(“短”)脉冲、不正确的频率以及时钟信号308、310的其他故障。当检测到时钟信号308、310的其中一个中的故障时，相关的时钟检测电路322、324通过时钟错误信号362、364指示该状态。在一个实施例中，时钟错误信号362、364保持有效直到相关的时钟信号308、310所呈现出的故障或错误情况已缓和了某预定时间期间。
基于如时钟错误信号362、364所指示的、与第一和第二时钟信号308、310相关的时钟信号状态，控制器330选择延迟时钟信号312、314的其中之一作为输出时钟信号316驱动逻辑电路，诸如微处理器、微控制器、数字信号处理器(DSP)或其他同步逻辑。为此，控制器330使用时钟选择信号324控制多路复用器328，多路复用器328接收第一和第二延迟时钟信号312、314作为输入，并且根据时钟选择信号324的状态，使得这些时钟信号312、314的其中之一通过作为输出时钟信号316。
在一个实施例中，第一和第二延迟电路302、304将第一和第二时钟信号308、310延迟一最小时间长度，该最小时间长度是允许控制器330在第一或第二时钟信号308、310中检测到的问题到达多路复用器328的输入之前对时钟错误信号362、364做出反应并且将多路复用器328设置到希望的状态所需要的。开关电路300的这种配置可以防止时钟信号错误被传输到输出时钟信号316。
控制器330经由相位检测器326和延迟控制电路332、334调节延迟电路302、304以保持第一和第二延迟时钟信号312、314之间的相位对准。这样做，相位错误不需要在控制器330经由多路复用器328从延迟时钟信号312、314的一个切换到另一个时被引入到输出时钟信号316中。在一个实施例中，为了完成该任务，相位检测器326获取第一和第二延迟时钟信号312、314并且产生相位差信号350，相位差信号350指示延迟时钟信号312、314之间的相对相位差。在一个实施例中，相位差信号350是表示数值的信号，该数值可能的格式为1的补码(1’scomplement)、2的补码(2’s complement)或符号-幅度格式，指示延迟时钟信号312、314的其中一个相对于另一个的相位。
相位差信号350由每个延迟控制电路332、334接收作为控制输入。更具体地，在一个实施例中，第一延迟控制电路332利用第一延迟时钟信号312相对于第二延迟时钟信号314的相位的相位作为控制输入，而第二延迟控制电路334使用第二延迟时钟信号314相对于第一延迟时钟信号312的相位的相位。在该特定实施方式中，延迟控制电路332、334的其中一个反转相位差信号350的符号以产生适于该延迟控制电路332、334的观察的相对相位差信号。这种反转可以在其中一个延迟控制电路332、334之内发生，或者在它们之外发生(未在图3中示出)。
图3的每个延迟控制电路332、334还从控制器330接收单独的延迟控制使能信号356、358。当被使能时，延迟控制电路332、334经由延迟控制信号352、354通过其相关的延迟电路302、304调整施加到时钟信号308、310上的延迟。更具体地，当被使能时，每个延迟控制电路332、334持续地调整延迟，以维持第一和第二延迟时钟信号312、314之间基本上为零的相位差。由于第一和第二延迟控制电路332、334的操作，第一和第二延迟时钟信号312、314在开关电路300的整个操作期间基本上是相位对准的。在一个实施方式中，延迟控制信号352、354每一个都代表一不带符号的值，所述不带符号的值指示将由正被控制的延迟电路302、304施加的延迟量。
在图3的实施例中，控制器330每次确切地使能一个延迟控制电路332、334。结果，消除了当两个延迟控制电路332、334同时试图减小延迟时钟信号312、314之间的相位差时可能出现的潜在的控制环路不稳定性。
在一个特定的实施方式中，控制器330使能与当时没有被控制器330选择为输出时钟信号316的第一延迟时钟信号312、314相关的延迟控制电路332、334。换句话说，用作二次(secondary)或备份时钟信号的时钟信号308、310的延迟被持续地通过其延迟控制电路332、334进行调整，以匹配用作输出时钟信号316的源的另一时钟信号308、310的相位。
假设第一和第二时钟信号308、310频率稍微不同，第一和第二延迟电路302、304中的一个或另一个施加的延迟将可能需要经由延迟控制电路332、334持续调整，以维持第一和第二延迟时钟信号312、314之间的相位对准。图4示出了一个这样的示例，根据该示例上面的时序图表示施加在第一时钟信号308上的延迟的幅度，而下面的图示出了与第二时钟信号310有关的类似信息。在这个示例中，第一时钟信号308的频率略小于第二时钟信号310的频率。当每个时钟信号308、310来源独立时，可能会发生这种频率差异，其幅度可能仅为百万分之几十或几百。还有在这个情况中，第一延迟时钟信号312被控制器330初始地选择以产生输出时钟信号316。更具体地，控制器330在第一时间间隔T1期间驱动时钟选择信号324，使得多路复用器328通过第一延迟时钟信号312到其输出作为输出时钟信号316。
在该相同的时间间隔T1期间，控制器330禁止第一延迟控制电路332，使得由第一延迟电路302插入的延迟保持固定。在一个实施例中，这个延迟至少足够长以允许控制器330对第一时钟错误信号362做出反应并切换多路复用器328以利用第二延迟时钟信号314作为输出时钟信号316。
同样在第一时间间隔T1期间，控制器330使能第二延迟控制电路334以调节第二延迟电路304，使得第二延迟时钟信号314保持与第一延迟时钟信号312的相位对准。由于第一时钟信号308的频率略小于第二时钟信号310的频率，并且对于每个时钟信号308、310假设低的相位抖动，施加在第二时钟信号310上的延迟将需要被持续地增加以维持相位对准。假设第二延迟电路304可以提供的延迟量不是无限的，第二延迟控制电路334被配置为间歇地将延迟量减小大约第二时钟信号310的周期。这些减小被描绘为周期性延迟突变(delay discontinuity)500，突变500实质上将引入到第二时钟信号310中的延迟重新设置到较小的值。结果，第二延迟控制电路334可以维持用于第二时钟信号310的适当延迟，同时保持在第二延迟电路304的工作限制之内。
取决于第二延迟电路304的内部设计，延迟突变500可能引起第二延迟控制信号314中的信号毛刺或其他暂时异常，使得该信号在延迟突变500期间不适合用作输出时钟信号316的源。因此，根据本发明的一个实施例，控制器330可以被配置为确保从第一延迟时钟信号312到第二延迟时钟信号314切换其选择不会发生在第一时间间隔T1的任何延迟突变500的期间内。在另一个实施方式中，第二延迟控制电路334可以被配置为推迟在控制器330将其选择从第一延迟时钟信号312切换到作为输出时钟信号316的第二延迟时钟信号314的期间内可能发生的任何延迟突变500。为了加入这种功能性，控制器330和第二延迟控制电路334可能需要在它们之间传送的通信信号方面的某种交互，指示即将发生的动作，诸如第二延迟控制电路334的延迟突变500，或者从第一延迟时钟信号312到第二延迟时钟信号314的切换转换或故障转换(failover)。
假设第一时钟检测电路332通过第一时钟错误信号362通知控制器330第一时钟信号308的问题，控制器330通过时钟选择信号324在时间TF(图4中所示)发起从第一延迟时钟信号312到作为输出时钟信号316的第二延迟时钟信号314的故障转换来做出反应。此时，控制器330还禁止第二延迟控制电路334并且使能第一延迟控制电路332。结果，在TF处的故障转换之后的第二时间间隔T2期间，第一延迟控制电路332被使能，使得持续调整通过第一延迟电路302施加在第一时钟信号308上的延迟。假设第一时钟信号308仍具有略低于第二时钟信号310的频率，施加的延迟在时间T2期间被持续减小。此外，第一延迟控制电路332可以周期性地在延迟达到零或某个其他最小延迟值之前，将经由延迟电路302施加的延迟增加大约第一时钟信号308的周期。延迟的这种周期性增加可以表现为第一延迟控制电路332所施加的延迟的幅度中的一个或多个延迟突变500。在该相同的时间间隔T2期间，由于第二延迟控制电路334正被禁止，第二延迟电路304维持用于第二延迟时钟信号314的固定的延迟。
尽管图4的示例呈现了一种特定的情形，其中第一时钟信号308的频率保持略低于第二时钟信号310的频率，但是第一和第二延迟控制电路332、334也可以被配置为随着时钟信号308、310的频率和相对相位随时间变化而维持延迟时钟信号312、314之间的相位对准。而且，尽管图4中示出了单个故障转换点TF，这里也预期了控制器330从一个延迟时钟信号312、314切换到另一个延迟时钟信号312、314的其他故障转换点。
通过保持正用于产生输出时钟信号316的该特定的延迟时钟信号312、314的延迟固定，任何由于延迟突变500引入信号毛刺的可能性基本上被消除，从而提高了输出时钟信号316和其驱动的逻辑电路中的稳定性。相反，任何延迟突变500被转移到当时没有正被用于产生输出时钟信号316的那个延迟时钟信号312、314。
在本发明的另一个实施例中，可以将PLL电路340加入到时钟开关电路300中，使得来自多路复用器328的第一输出时钟信号316可以驱动PLL电路340以产生第二输出时钟信号318用于驱动其他逻辑电路。可以利用PLL电路340以防止将第一输出时钟信号316的任何潜在的毛刺或其他暂时缺陷引入到第二输出时钟信号318中。如果例如控制器330在延迟时钟信号312、314的其中一个或两个在执行低到高或高到低的逻辑转换的时间附近从一个延迟时钟信号312、314转换其选择，在控制器330的引导下的多路复用器328可能引入这种错误。如果多路复用器328结合了标准组合逻辑的典型异步逻辑设计，可能就是这样的情况。在另一个实施例中，多路复用器328可以替代地结合触发器或其他锁存器，该触发器或其他锁存器调节正由延迟时钟信号312、314驱动的输入，从而便于多路复用器328的同步逻辑设计。输入的这种调节可以防止在时钟信号312、314的逻辑转换期间从一个延迟时钟信号312、314切换到作为第一输出时钟信号316的源的另一个延迟时钟信号312、314。在该情况下，使用PLL电路340进一步调节第一输出时钟信号316可能就不必要了。
此处描述的冗余时钟开关电路和相关方法的各种实施例确保了冗余的时钟信号经过延迟的形式保持相位对准。结果，基本上消除在故障转换期间将相位延迟引入到得到的输出时钟信号以维持输出时钟信号前后连贯的相位，从而减小了在输出时钟信号驱动的下游PLL电路中引起不稳定的可能性。此外，使用同步多路复用器或类似电路作为切换方法可以完全不需要用于在输出时钟电路处防止毛刺的PLL电路，从而大致保持了原始时钟信号的抖动特性并且进一步避免了级联PLL不稳定性。
虽然这里已经讨论了本发明的几个实施例，但是本发明的范围包含的其他实施例是可能的。例如，虽然上面描述的许多实施例具体涉及使用两个输入时钟信号提供输出时钟信号的冗余性，但是使用多于两个时钟的其他实施例也可以在其他实施例中采用。对于每个附加的输入时钟信号，开关电路可以采用如上所述的另一个延迟电路和延迟控制电路。而且，假设需要用另一个输入时钟信号来替换任一输入时钟信号作为输出时钟信号的源，可以使用附加的相位检测器确定任何两个输入时钟信号之间的相对相位。此外，虽然显著地针对计算机系统讨论了时钟开关的使用，但是这里所概括的原理的应用可以适用于许多不同类型的电子系统，诸如通用计算机系统、网络和通信服务器、专用电子器件以及可能从冗余时钟开关电路的使用中获益的任何其他电子系统。另外，一个实施例的各个方面可以与替代实施例的那些方面组合，以产生本发明的其他实施方式。因此，虽然根据特定的实施例描述了本发明，但是这些描述仅是说明性的而非限制性的。因此，本发明的适当范围仅由下面的权利要求书所限定。

Claims (10)

1.一种冗余时钟开关电路(100、300)，包括：
第一延迟电路(102、302)，配置为对第一时钟信号(108、308)进行延迟，以产生第一延迟时钟信号(112、312)；
第二延迟电路(104、304)，配置为对第二时钟信号(110、310)进行延迟，以产生第二延迟时钟信号(114、314)；以及
控制逻辑(106)，配置为控制第一和第二延迟电路(102、104、302、304)以维持第一和第二延迟时钟信号(112、114、312、314)之间的相位对准，并且选择第一和第二延迟时钟信号(112、114、312、314)的其中之一作为输出时钟信号(116、316)。
2.如权利要求1所述的冗余时钟开关电路(100、300)，其中：
第一延迟电路(102、302)包括大于第一时钟信号(108、308)的周期的最大延迟；并且
第二延迟电路(104、304)包括大于第二时钟信号的周期的最大延迟。
3.如权利要求1所述的冗余时钟开关电路(100、300)，其中控制逻辑(106)包括：
第一时钟检测电路(322)，配置为产生第一时钟信号(308)的第一时钟状态(362)；
第二时钟检测电路(324)，配置为产生第二时钟信号(310)的第二时钟状态(364)；
控制器(330)，配置为基于第一和第二时钟状态(362、364)选择第一和第二延迟时钟信号(312、314)的其中之一；以及
多路复用器(328)，配置为接收第一和第二延迟时钟信号(312、314)并且输出由控制器(330)选择的第一和第二延迟时钟信号(312、314)的该其中之一作为输出时钟信号(316)。
4.如权利要求3所述的冗余时钟开关电路(100、300)，其中控制逻辑(106)还包括：
相位检测器(326)，配置为确定第一和第二延迟时钟信号(312、314)之间的相对相位；
第一延迟控制电路(332)，配置为当被控制器(330)使能时通过对第一延迟电路(302)进行控制来维持第一和第二延迟时钟信号(312、314)之间的相位对准；以及
第二延迟控制电路(334)，配置为当被控制器(330)使能时通过对第二延迟电路(304)进行控制来维持第一和第二延迟时钟信号(312、314)之间的相位对准；
其中控制器(330)被配置为当选择第二延迟时钟信号(314)时使能第一延迟控制电路(332)，并且当选择第一延迟时钟信号(312)时使能第二延迟控制电路(334)。
5.如权利要求4所述的冗余时钟开关电路(100、300)，其中：
第一延迟控制电路(332)配置为当被使能时，使第一延迟电路(302)将延迟突变插入到第一延迟时钟信号(312)中，以维持第一和第二延迟时钟信号(312、314)之间的相位对准；并且
第二延迟控制电路(334)配置为当被使能时，使第二延迟电路(304)将延迟突变插入到第二延迟时钟信号(314)中，以维持第一和第二延迟时钟信号(312、314)之间的相位对准。
6.一种在冗余时钟信号之间切换的方法(200)，该方法(200)包括：
延迟(202)第一时钟信号以产生第一延迟时钟信号；
延迟(204)第二时钟信号以产生第二延迟时钟信号；
控制(206)第一和第二时钟信号的延迟(202、204)，以维持第一和第二延迟时钟信号之间的相位对准；以及
选择(208)第一和第二延迟时钟信号的其中之一作为输出时钟信号。
7.如权利要求6所述的方法，其中选择(208)第一和第二延迟时钟信号的其中之一包括：
产生第一时钟信号的第一时钟状态；
产生第二时钟信号的第二时钟状态；以及
基于第一和第二时钟状态选择第一和第二延迟时钟信号的其中之一作为输出时钟信号。
8.如权利要求7所述的方法，其中：
第一时钟状态是基于第一时钟信号的电压电平、第一时钟信号的峰到峰电压电平、第一时钟信号的频率和第一时钟信号的脉冲长度或高度产生的；并且
第二时钟状态是基于第二时钟信号的电压电平、第二时钟信号的峰到峰电压电平、第二时钟信号的频率和第二时钟信号的脉冲长度或高度产生的。
9.如权利要求6所述的方法，其中控制(206)第一和第二时钟信号的延迟(202、204)包括：
确定第一和第二延迟时钟信号之间的相对相位；
当选择第二延迟时钟信号作为输出时钟信号时，控制第一时钟信号的延迟以维持第一和第二延迟时钟信号之间的相位对准；以及
当选择第一延迟时钟信号作为输出时钟信号时，控制第二时钟信号的延迟以维持第一和第二延迟时钟信号之间的相位对准。
10.如权利要求9所述的方法(200)，还包括：
当选择第二延迟时钟信号作为输出时钟信号时，将延迟突变插入到第一延迟时钟信号中以维持第一和第二延迟时钟信号之间的相对相位延迟；以及
当选择第一延迟时钟信号作为输出时钟信号时，将延迟突变插入到第二延迟时钟信号中以维持第一和第二延迟时钟信号之间的相对相位延迟。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103713591A (zh) * 2012-10-09 2014-04-09 阿尔特拉公司 通过时钟信号速率调整的信号流控制
CN103973269A (zh) * 2013-01-25 2014-08-06 三星电子株式会社 产生时钟信号的方法和设备
CN104734672A (zh) * 2013-12-23 2015-06-24 国际商业机器公司 时钟信号控制器
CN109428661A (zh) * 2017-08-21 2019-03-05 中兴通讯股份有限公司 一种基于fpga的主备时钟相位对齐装置及方法
CN115023681A (zh) * 2019-12-20 2022-09-06 北欧半导体公司 时钟选择器电路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8161311B2 (en) * 2007-08-23 2012-04-17 Stratus Technologies Bermuda Ltd Apparatus and method for redundant and spread spectrum clocking
US8619938B2 (en) * 2007-12-28 2013-12-31 Mediatek Inc. Clock generation devices and methods
JP2009249166A (ja) * 2008-04-10 2009-10-29 Seiko Epson Corp パルス信号生成装置、搬送装置、画像形成装置及びパルス生成方法
US8526559B2 (en) * 2008-05-30 2013-09-03 Mediatek Inc. Communication systems and clock generation circuits thereof with reference source switching
US8275001B1 (en) 2009-12-30 2012-09-25 Adtran, Inc. Systems and methods for synchronizing backup receivers to network clocks
WO2012127487A1 (en) * 2011-03-23 2012-09-27 Tejas Network Limited An apparatus for glitch-free clock switching and a method thereof
JP6036014B2 (ja) * 2012-02-22 2016-11-30 沖電気工業株式会社 クロック切替装置
WO2015075707A1 (en) 2013-11-22 2015-05-28 Corning Optical Communications Wireless Ltd. Reference signal generation redundancy in distributed antenna systems (das), and related devices and methods
DE202016007417U1 (de) * 2016-12-03 2018-03-06 WAGO Verwaltungsgesellschaft mit beschränkter Haftung Steuerung Redundanter Verarbeitungseinheiten
US11429142B2 (en) * 2020-12-18 2022-08-30 Nxp Usa, Inc. Glitch detector
CN116418320B (zh) * 2023-03-28 2024-03-29 成都电科星拓科技有限公司 一种自动调整多路分频器延迟相等的方法及电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355090A (en) * 1989-10-06 1994-10-11 Rockwell International Corporation Phase corrector for redundant clock systems and method
US5515403A (en) * 1994-06-21 1996-05-07 Dsc Communications Corporation Apparatus and method for clock alignment and switching
US5748569A (en) * 1996-12-19 1998-05-05 Dsc Telecom L.P. Apparatus and method for clock alignment and switching
US6104228A (en) * 1997-12-23 2000-08-15 Lucent Technologies Inc. Phase aligner system and method
US6204732B1 (en) * 1999-02-09 2001-03-20 Eci Telecom Ltd Apparatus for clock signal distribution, with transparent switching capability between two clock distribution units
DE10036827A1 (de) * 2000-07-28 2002-02-14 Alcatel Sa Taktversorgungseinheit
KR100507877B1 (ko) * 2002-03-28 2005-08-18 주식회사 하이닉스반도체 면적 축소용 알디엘엘 회로

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103713591A (zh) * 2012-10-09 2014-04-09 阿尔特拉公司 通过时钟信号速率调整的信号流控制
CN103713591B (zh) * 2012-10-09 2017-03-01 阿尔特拉公司 通过时钟信号速率调整的信号流控制
CN103973269A (zh) * 2013-01-25 2014-08-06 三星电子株式会社 产生时钟信号的方法和设备
CN103973269B (zh) * 2013-01-25 2018-11-16 三星电子株式会社 产生时钟信号的方法和设备
CN104734672A (zh) * 2013-12-23 2015-06-24 国际商业机器公司 时钟信号控制器
CN104734672B (zh) * 2013-12-23 2018-04-17 国际商业机器公司 时钟信号控制器
US10141920B2 (en) 2013-12-23 2018-11-27 International Business Machines Corporation Clock signal controller
US10587251B2 (en) 2013-12-23 2020-03-10 International Business Machines Corporation Clock signal controller
CN109428661A (zh) * 2017-08-21 2019-03-05 中兴通讯股份有限公司 一种基于fpga的主备时钟相位对齐装置及方法
CN115023681A (zh) * 2019-12-20 2022-09-06 北欧半导体公司 时钟选择器电路

Also Published As

Publication number Publication date
US20090033380A1 (en) 2009-02-05
US7671634B2 (en) 2010-03-02

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