CN115023681A - 时钟选择器电路 - Google Patents
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Abstract
一种时钟选择器电路(1)包括：第一输入，所述第一输入用于接收具有第一频率的第一输入时钟信号(CLK1)；以及第二输入，所述第二输入用于接收具有第二频率的第二输入时钟信号(CLK2)，所述第二频率与所述第一频率相差某一频率偏移量。所述时钟选择器电路(1)进一步包括用于输出输出时钟信号(CLK_OUT)的时钟输出、相位差检测器(7)和切换电路系统(5，6)。所述相位差检测器(7)被配置成检测所述第一输入时钟信号(CLK1)与所述第二输入时钟信号(CLK2)之间使用预定类型的时钟沿——上升沿或下降沿——确定的随时间推移的相位差何时过零，并且向所述切换电路系统(5，6)信号传递这种过零。所述切换电路系统(5，6)被配置成响应于从所述相位差检测器(7)接收到过零信号而检测所述第一输入时钟信号(CLK1)中或所述第二输入时钟信号(CLK2)中与所述预定类型相反的类型的沿，并且响应于检测到所述相反类型的沿而在所述第一输入时钟信号(CLK1)与所述第二输入时钟信号(CLK2)之间切换所述输出时钟信号(CLK_OUT)。
Description
背景技术
本发明涉及一种时钟选择器电路。
时钟信号用于协调电子电路，尤其是集成电路的动作。通常，周期信号由石英晶体振荡器生成，并且通过电子电路中的一条或多条时钟线被分布到钟控电路元件，如D型触发器。周期信号可以直接用作时钟信号，或者电子电路可以例如使用时钟乘法器或分频器电路由周期信号得到时钟信号。时钟信号通常是单相方波信号。
石英晶体振荡器通常用于生成高频和高准确度时钟信号。然而，晶体振荡器消耗相当大的功率。电阻器-电容器(RC)振荡器可以比晶体振荡器更有效地生成时钟信号。所述RC振荡器也可以方便地集成到与其它电路元件相同的芯片中。然而，RC振荡器通常不如晶体振荡器准确，其受温度和电源电压变化的影响更大。反馈和控制机制可以在一定程度上减轻这一点，但RC振荡器通常仍不如高质量晶体振荡器准确。
因此，提供具有多个时钟源，例如晶体振荡器和RC振荡器两者的如电池供电的物联网(IoT)传感器等电子装置可能是有利的。然后，当对同一电路系统进行钟控时，装置可以根据要求在时钟源之间进行切换。例如，片上系统(SoC)装置可以被配置成当需要高时钟纯度的片上模数(ADC)外围设备是活动的时使用由晶体振荡器得到的高度准确的时钟，并且在其它时间如当装置处于睡眠状态时使用由较低功率RC振荡器得到的时钟。
由不同振荡器得到的时钟信号可以具有同一标称频率，但所述时钟信号通常不会在相位上对准。因此，将电子电路从使用一个时钟信号无缝地切换到使用不同的时钟信号并不是简单的，因为所产生的输出时钟信号可能包含切换伪像，其中至少一个时钟循环被失真，例如缩短或延长。此类伪像可能导致输出时钟信号的频率移位到电路指定的频率范围之外，从而导致错误，所述错误可能是间歇性的或不可预测的并且因此难以调试。
本发明提供了一种用于改进时钟信号之间的切换的时钟选择器电路。
发明内容
从第一方面来说，本发明提供了一种时钟选择器电路，其包括：
第一输入，所述第一输入用于接收具有第一频率的第一输入时钟信号；
第二输入，所述第二输入用于接收具有第二频率的第二输入时钟信号，其中所述第二频率与所述第一频率相差某一频率偏移量；
时钟输出，所述时钟输出用于输出输出时钟信号；
相位差检测器；以及
切换电路系统，
其中所述相位差检测器被配置成检测所述第一输入时钟信号与所述第二输入时钟信号之间使用预定类型的时钟沿——上升沿或下降沿——确定的随时间推移的相位差何时过零，并且向所述切换电路系统信号传递这种过零，并且其中所述切换电路系统被配置成响应于从所述相位差检测器接收到过零信号而检测所述第一输入时钟信号中或所述第二输入时钟信号中与所述预定类型相反的类型的沿，并且响应于检测到所述相反类型的沿而在所述第一输入时钟信号与所述第二输入时钟信号之间切换所述输出时钟信号。
从第二方面来说，本发明提供了一种时钟切换方法，其包括：
接收具有第一频率的第一输入时钟信号；
接收具有第二频率的第二输入时钟信号，其中所述第二频率与所述第一频率相差某一频率偏移量；
输出所述第一输入时钟信号和所述第二输入时钟信号中的一者作为输出时钟信号；
使用预定类型的时钟沿——上升沿或下降沿——检测所述第一输入时钟信号与所述第二输入时钟信号之间随时间推移的相位差过零；
响应于检测到所述相位差过零而检测所述第一输入时钟信号中或所述第二输入时钟信号中与所述预定类型相反的类型的沿；以及
响应于检测到所述相反类型的沿而切换到输出所述第一输入时钟信号和所述第二输入时钟信号中的另一者作为所述输出时钟信号。
因此，可以看出，根据本发明，两个输入时钟信号被设定为至少在切换时间前后以一定频率相对于彼此偏移，使得在所述时钟信号之间存在随时间推移发送变化的相位差(如果频率偏移量保持恒定，则通常是线性的)。时钟选择器电路使用相位差检测器以通过确定两个输入时钟信号的上升沿(或者，可替代地，下降沿)何时在时间上交叉来检测两个时钟信号何时在相位上紧密对准，使得第二时钟信号开始领先于第一时钟信号，先前落后于第一时钟信号，或反之亦然。在检测到此相位交叉时，时钟选择器电路将输出从一个输入时钟信号切换到另一个输入时钟信号，其中切换由时钟信号之一的后续下降沿(或者，可替代地，后续上升沿)触发。以此方式，实际的切换操作可以在时间上与上升(或下降)沿间隔开，以使切换干扰输出时钟信号中的任何上升(或下降)沿的风险最小化。应注意，每次相位差包绕模数2π时，相位差都过零；这可能发生在正方向或负方向上。
以此方式，两个输入时钟信号之间的无缝切换是可能的，其中输出时钟信号不含有任何显著缩短或延长的时钟循环，否则所述缩短或延长的时钟循环可能导致输出时钟信号的频率移位到可容许限制之外。这允许装置连续地使用输出时钟信号，而不必使使用输出时钟信号的处理器或其它电路系统停机以便减轻丢失或损坏时钟循环的风险。
时钟选择器电路实现了这一点，而不需要以比第一输入时钟信号和第二输入时钟信号高得多的频率操作的第三输入时钟信号来协调切换过程(例如，如果第一输入时钟和第二输入时钟两者的频率为约16MHz，则在数百MHz下操作)。这种较高频率的第三时钟信号在许多装置上可能不可用。即使较高频率的时钟源可用，使用所述时钟源来控制两个较低频率时钟信号之间的切换也可能增加功耗和复杂性，并且带来另外的设计限制。相反，本发明的时钟选择器电路的实施例可以仅使用由第一输入时钟信号和第二输入时钟信号本身提供的定时来操作。
第一时钟信号和第二时钟信号优选地具有类似的频率。频率偏移量可以小于第一频率的10％或小于第一频率的1％或小于第一频率的0.5％。以此方式，输出时钟信号可以具有在预定容差(例如，+/-10％或1％或0.5％)内的恒定标称频率，而不管正在输出哪个输入时钟信号。在一些实施例中，第一时钟信号和第二时钟信号两者的频率都在16MHz+/-10％或+/-1％或+/-0.5％的范围内。然而，频率偏移量可以是第一频率的至少0.01％或至少0.1％，以确保在相位下次交叉之前没有过多的延迟；以此方式，可以在时钟选择器电路接收到在时钟信号之间切换的命令之后，及时进行切换。
频率偏移量可以在时间窗口内是恒定的，所述时间窗口可以跨输出时钟信号的多个循环。输出时钟信号的切换可以发生在此时间窗口期间。在一些实施例中，频率偏移量在切换发生的时间窗口之前和/或之后可以具有比其在时间窗口期间更低的值。在切换窗口之外，所述频率偏移量可以小于第一频率的0.1％或小于0.01％，例如，零偏移量。
第一输入时钟信号和第二输入时钟信号可以是方波信号。
第一输入时钟信号可以使用晶体振荡器来生成。第二输入时钟信号可以使用电阻器-电容器(RC)或电感器-电容器(LC)振荡器来生成。第二输入时钟信号可以使用如压控振荡器(VCO)或数控振荡器(DCO)等可控振荡器来生成。
时钟选择器电路可以包括用于向可控振荡器发送控制信号的输出。可控振荡器可以用于生成第二输入时钟信号。时钟选择器电路可以包括用于生成控制信号和/或向可控振荡器发送控制信号的控制逻辑。所述控制逻辑可以被配置成向所述可控振荡器发送第一控制信号，以使所述第二频率在第一时段期间等于所述第一频率，并且向所述可控振荡器发送第二控制信号，以使所述第二频率在第二时段期间从所述第一频率偏移所述频率偏移量。所述输出时钟信号可以在所述第一时段期间被恒定地设定为所述第一输入时钟信号和所述第二输入时钟信号中的一者，并且可以在所述第二时段内被切换到所述第一输入时钟信号和第二输入时钟信号中的另一者。所述控制逻辑可以被进一步配置成当从所述第一输入时钟信号切换到所述第二输入时钟信号时，向所述可控振荡器发送第三控制信号，以使所述第二频率在所述第二时段之后的第三时段期间再次等于所述第一频率。因此，输出时钟信号的频率可以在切换时间前后从第一输入时钟信号的标称频率(其可以由晶体振荡器得到)偏移，以便发生相位对准过程，但可以在切换已完成之后恢复到标称频率。
在一些实施例中，所述第二输入时钟信号可以以一定间隔针对所述第一输入时钟信号来校准。此校准可以由校准逻辑执行，所述校准逻辑可以是所述时钟选择器电路的一部分或者所述校准逻辑可以是分开的。当确定要向所述可控振荡器发送以使所述第二频率从所述第一频率偏移所述偏移量的控制信号时，所述控制逻辑可以使用所述校准逻辑确定的校准数据。
所述相位差检测器可以包括模拟或数字相位检测器。所述相位差检测器可以包括一个或多个触发器。所述相位差检测器可以包括D型触发器或由其组成，所述D型触发器可以在预定类型的时钟沿上钟控。所述D型触发器可以接收所述第一输入时钟信号和第二输入时钟信号中的一者作为时钟输入。所述D型触发器可以接收所述第一输入时钟信号和第二输入时钟信号中的另一者作为数据输入(D)。以此方式，所述D型触发器的输出(Q)可以通过从高变到低(或反之亦然)而在相位差已经过零时发出信号。此信号可以例如沿着一位信号线被传递到切换电路系统。
所述切换电路系统可以包括多路复用器。所述切换电路系统可以包括用于向多路复用器发送选择信号的数字控制器。所述切换电路系统还可以包括用于生成控制信号并且向可控振荡器发送控制信号的控制逻辑。所述数字控制器可以响应于从相位差检测器接收到过零信号而向多路复用器发送选择信号。所述数字控制器可以在输出时钟信号的小于一个循环内发送选择信号。
所述切换电路系统(例如，数字控制器)可以包括用于检测第一输入时钟信号中或第二输入时钟信号中与预定类型相反的类型的沿的电路系统。此电路系统可以包括一个或多个逻辑门或触发器。切换电路系统可以被配置成在相位差检测器已经检测到过零之后检测第一输入时钟信号(或第二输入时钟信号)中的相反类型的第一(即，下一个)沿。切换电路系统可以被配置成在检测到相位差已经过零之后，在第一输入时钟信号和/或第二输入时钟信号中接收到预定类型的第一(即，下一个)沿之前，在第一输入时钟信号与第二输入时钟信号之间切换输出时钟信号。以此方式，输出时钟信号的切换可以有利地发生在被检测的相位交叉的一个时钟循环内，即当第一输入时钟信号和第二输入时钟信号的相位仍然紧密对准时。
切换电路系统可以被配置成在相位差检测器已经检测到相位差过零之后检测在第一输入时钟信号和第二输入时钟信号中接收到的相反类型的第一沿的相反类型的稍后到达的沿。因此，两个输入时钟信号在此检测时将处于同一状态(高或低)，并且因此在此时切换降低了引入任何毛刺的风险。
时钟选择器电路(例如，时钟选择器电路内的控制逻辑)可以包括用于例如从处理器接收切换命令的控制输入。时钟选择器电路可以响应于接收到切换命令而执行切换。时钟选择器电路可以包括控制逻辑，所述控制逻辑被配置成响应于接收到切换命令而向可控振荡器发送控制信号，以使第二频率从第一频率偏移所述频率偏移量。
时钟选择器电路可以是电子设备的一部分。所述时钟选择器电路可以至少部分地集成在集成电路芯片上，例如在硅晶片上。所述时钟选择器电路可以是片上系统装置的一部分。从另外的方面来说，本发明提供了一种电子设备，其包括时钟选择器电路。所述电子设备可以包括一个或多个石英晶体，其可以用于生成第一输入时钟信号。所述电子设备可以包括一个或多个RC或LC振荡器，其可以被配置成生成第一输入时钟信号和/或第二输入时钟信号。
输出时钟信号可以连接到被布置成通过输出时钟信号进行钟控的电路系统。这可以包含处理器、外围设备等。所述电路系统可以被布置成使用预定类型的时钟沿进行钟控。在一些实施例中，预定类型的时钟沿是上升沿；然后，切换将发生在接近相位对准的输入时钟信号的下降沿，由此减小影响用于对所连接的电路系统进行钟控的上升沿的风险。
如本文所使用的，术语“电路(circuit)”和“电路系统(circuitry)”可以指开路或闭路；即，所述术语涵盖在连接到如电源等其它元件时可以形成闭路的一部分的电路部分。
本文中所描述的任何方面或实施例的特征可以在适当时应用于本文中所描述的任何其它方面或实施例。在参考不同的实施例或实施例集合时，应理解，这些实施例未必是不同的，而是可以重叠的。
附图说明
现将参考附图仅通过举例来描述本发明的某些优选实施例，在附图中：
图1是示出了体现本发明的时钟选择器电路的主要组件的片上系统装置的示意图；并且
图2是在切换操作期间在时钟选择器电路内的信号的时序图。
具体实施方式
图1示出了片上系统(SoC)1。此SoC可以例如是包含在如温度传感器等无线装置中的片上无线电组件，用于控制传感器的操作以及通过无线电链路与远程装置交换传感器读数。
SoC 1通常将连接到各种片外组件，如电源(例如，电池)、接口、传感器、电容器、电阻器、电感器等。为了简单起见，这些从图1中省略。然而，示出的一个片外组件是石英晶体2，所述石英晶体的标称频率可以为32MHz。晶体2连接到SoC 1内的晶体源电路3，所述晶体源电路使用石英晶体来生成适用于对SoC内的一个或多个时钟域进行定时的时钟信号CLK1。晶体源电路3可以将时钟信号CLK1缩减到例如16MHz。
第二时钟信号CLK2可以由含有电阻器-电容器(RC)振荡器的数控振荡器(DCO)4生成。DCO 4输出的信号的频率可以由数字控制器5控制。数字控制器5包括实施有限状态机的硬连线逻辑。在一些实施例中，数字控制器5还可以包含用于执行软件指令的处理器；在其它实施例中，数字控制器5是可以从单独的处理器接收命令的外围设备，例如经由寄存器接口通过总线系统接收。DCO 4可以被设计成输出约16MHz的频率，但可由数字控制器5控制高于和低于此值。
SoC可以含有校准电路系统(未示出)，所述校准电路系统用于以一定间隔针对晶体源3或针对不同的晶体源(例如，32kHz晶体)校准DCO 4，以确定DCO 4的修整值，所述修整值将使得DCO 4以与由晶体源3输出的16MHz信号CLK1相同的频率输出信号CLK2。然而，当进行时钟切换时，信号CLK2的频率将有意地从晶体源3输出信号CLK1的频率偏移。
数字控制器5还具有用于向多路复用器6发送时钟选择信号CLK_SEL的输出线。数字控制器5和多路复用器6一起体现本文公开的切换电路系统。此多路复用器6具有第一输入和第二输入，所述第一输入用于从晶体源3接收时钟信号CLK1，所述第二输入用于从DCO4接收时钟信号CLK2。所述多路复用器具有用于输出时钟输出信号CLK_OUT的输出，所述时钟输出信号等于两个输入信号CLK1和CLK2之一。多路复用器6选择哪个输入取决于多路复用器6从数字控制器5接收的二进制时钟选择信号CLK_SEL的状态。此输出信号CLK_OUT可以根据需要被路由到SoC 1的各部分。其可以用于对处理器和/或一个或多个外围设备，如无线电的基带处理器、模数转换器(ADC)等进行钟控。当然，SoC 1可以具有用于向芯片的其它部分提供适当的时钟信号的其它晶体或RC时钟源(未示出)。
时钟切换电路还包含充当相位检测器的上升沿触发的D型触发器(DFF)7。DFF通过DCO 4时钟信号CLK2进行钟控，并且接收晶体时钟信号CLK1作为数据“D”输入。输出“Q”作为二进制信号“phase_lag”被提供给数字控制器5，所述二进制信号在每次两个输入之间的相位差过零时改变状态。
数字控制器5、多路复用器6和DFF 7一起形成时钟选择器电路。在使用中，所述数字控制器、多路复用器和DFF使CLK_OUT信号能够从晶体时钟CLK1无缝地切换到RC振荡器时钟信号CLK2，并且反之亦然，使得输出信号CLK_OUT的频率保持在标称频率(例如，16MHz)的规定容差内。所述数字控制器、多路复用器和DFF通过确保实际切换点出现在精确确定的时刻来实现这一点。
数字控制器5通常将空闲，直到在SoC 1的处理器上执行的软件确定需要改变时钟源。处理器然后可以将切换时钟的命令写入数字控制器5的输入寄存器。当数字控制器5接收到在时钟源之间切换的命令(例如，来自在SoC 1上的处理器上执行的软件)时，所述数字控制器首先确保时钟源3、4两者都通电，并且然后向DCO 4发送数字频率控制字，所述数字频率控制字使得DCO 4输出信号CLK2的频率稍微偏离其校准值，在所述校准值中其基本上等于晶体信号CLK1，例如将CLK2的频率从16.00MHz增加约0.2％至约16.03MHz。
每当时钟3、4两者都是活动的时，DFF 7将输出phase_lag信号，每当DCO 4输出CKL2的上升沿在CLK1的上升沿之后在晶体信号CLK1的第一半周期内出现时，所述phase_lag信号为高，并且每当DCO 4输出CKL2的上升沿在CLK1的上升沿之后在晶体信号CLK1的第二半周期内出现时，所述phase_lag信号为低。如果CLK2被设定为比CLK1稍高的频率(即，较短周期)，则当CLK1与CLK2之间的相位差过零时或在CLK1与CLK2之间的相位差过零之后的下一CLK2循环中，phase_lag信号将从高变为低。(当相位差过π时，所述相位差将从低变回高，但未使用这种检测。)可替代地，如果CLK2被设定为比CLK1稍低的频率(即，较长周期)，则每当CLK1与CLK2之间的相位差过零时，phase_lag信号将从低变为高。
phase_lag信号由数字控制器5接收。假设控制器5使CLK2的频率偏移到高于CLK1的频率，则控制器5检测phase_lag信号何时变低。所述控制器通过等待检测CLK1或CLK2信号之一或两者中的下一下降沿来响应。所述控制器可以使用下降沿触发的D型触发器来实施这种检测。所述控制器可以检测两个时钟信号何时变低，或者如果CLK2始终偏斜到高于CLK1的频率，则CLK2的下降沿应在相位差过零之后的下一循环中领先于CLK1的下降沿，并且因此数字控制器5可以替代地被配置成在接收到CLK_SEL信号之后接通CLK1的下一下降沿。在检测到一个或多个下降沿时，控制器5立即(在半个时钟循环之下)将CLK_SEL线切换到多路复用器6，从而使多路复用器6切换到输出CLK1或输出CLK2。数字控制器5然后返回到空闲状态，在所述空闲状态中，所述数字控制器等待从处理器接收另外的切换命令。
图2是时序图，其示出了如何通过使CLK2的频率偏斜到稍高于CLK1的频率，随时间推移发生相位滑动效应，这使得两个时钟信号的上升沿关于彼此移动。相位差的变化速率与两个信号CLK1、CLK2之间存在的恒定频率偏移量的量成比例。具体地，CLK2的上升沿在每个连续的CLK1循环中的较早(较靠左)位置处出现，直到最终其从在CLK1信号的每个上升沿之后不久出现变为与CLK1的上升沿重合或在CLK1的上升沿之前不久出现。在图2中用虚线20标记由DFF 7检测到的这种情况的时间。此时，来自DFF的输出Q的phase_lag信号将从高变为低。所述变化通过提供给DFF 7的时钟输入的DCO信号CLK2的上升沿进行钟控。因此，DFF 7在最大一个CLK2时钟循环内检测两个时钟信号CLK1、CLK2之间的相位差何时过零，即，当考虑在-π到π的范围(模数2π)内的相位差时，相位差何时从正变为负(或反之亦然)。
图2中的第二线21指示多路复用器6从晶体时钟信号CLK1切换到DCO信号CLK2或反之亦然的时间。这通过数字控制器5接收的CLK1和CLK2输入信号中的两个下降沿中的后者进行钟控，于是数字控制器5向多路复用器6(其在此实例中，是CLK1的下降沿)发送CLK_SEL信号。以此方式，即使切换存在一些滞后，但只要任何延迟小于一个时钟周期的一半，就可以保证静音切换。
图2示出了来自多路复用器6的输出信号CLK_OUT。在此实例中，CLK_OUT初始被设定为DCO 4信号CLK2，并且在相位差过零之后在第一下降沿切换到晶体信号CLK1。
当从DCO信号CLK2切换到晶体信号CLK1时，如在图2的实例中，如果不需要的话，数字控制器5然后可以任选地使DCO 4掉电，以降低SoC 1的整体功耗。然而，省电可能无法证明这样做是合理的，例如在可以这样做的实施例中，可能期望以一定间隔针对晶体2重新校准DCO 4，使得如果接收到切换回使用DCO 4的命令，则DCO 4准备好接管。
当从晶体信号CLK1切换到DCO信号CLK2时，如果不需要任何其它事物的话，数字控制器5可以使晶体2及其相关联的电路系统3掉电，以降低SoC 1的整体功耗。此外，数字控制器5可以在切换之后向DCO 4发送另外的控制字，以移除频率偏斜并将DCO 4设定为经校准标称值。
本领域的技术人员将理解的是，已经通过描述本发明的一个或多个具体实施例来说明本发明，但不限于这些实施例；在所附权利要求的范围内，许多变化和修改是可能的。
具体地，时钟切换电路不需要时钟信号中的一个时钟信号是晶体信号且另一个时钟信号来自RC振荡器。相同的原理可以用于在从不同的RC振荡器或从任何其它时钟源生成的两个时钟信号之间切换。两个晶体之间的切换可能不太有用，并且在实践中可能难以实现，因为这种切换可能难以提供适当的频率偏移量(偏斜)。
多路复用器可以接收三个或更多个时钟信号作为输入。所述多路复用器可以能够将输出从任何一个输入时钟切换到任何其它输入时钟。在这种情况下，相位检测器逻辑可以能够检测任何一对输入时钟信号之间的相位差过零，并且使用此来触发从所述对中的一个到所述对中的另一个的切换。
在一些实施例中，可以在时钟信号之一(例如，CLK2)的下降沿上执行相位交叉检测，其中多路复用器切换由下一上升沿进行定时。如果来自多路复用器的输出时钟信号被发送到下降沿定时电路系统，则这可能特别有用，因为这可以确保来自多路复用器的任何切换噪声保持远离输出时钟信号的下降沿。可替代地，反相器可以放置在多路复用器6的输出之后，用于对下降沿定时电路系统进行钟控。
Claims (15)
1.一种时钟选择器电路，其包括：
第一输入，所述第一输入用于接收具有第一频率的第一输入时钟信号；
第二输入，所述第二输入用于接收具有第二频率的第二输入时钟信号，其中所述第二频率与所述第一频率相差某一频率偏移量；
时钟输出，所述时钟输出用于输出输出时钟信号；
相位差检测器；以及
切换电路系统，
其中所述相位差检测器被配置成检测所述第一输入时钟信号与所述第二输入时钟信号之间使用预定类型的时钟沿——上升沿或下降沿——确定的随时间推移的相位差何时过零，并且向所述切换电路系统信号传递这种过零，并且其中所述切换电路系统被配置成响应于从所述相位差检测器接收到过零信号而检测所述第一输入时钟信号中或所述第二输入时钟信号中与所述预定类型相反的类型的沿，并且响应于检测到所述相反类型的沿而在所述第一输入时钟信号与所述第二输入时钟信号之间切换所述输出时钟信号。
2.根据权利要求1所述的时钟选择器电路，其中所述频率偏移量小于所述第一频率的10％。
3.根据权利要求1或2所述的时钟选择器电路，其中所述频率偏移量在跨所述输出时钟信号的多个循环的时间窗口内是恒定的，并且其中所述输出时钟信号的所述切换在此时间窗口期间发生。
4.根据前述权利要求中任一项所述的时钟选择器电路，其中所述第一输入时钟信号是使用晶体振荡器生成的，并且其中所述第二输入时钟信号是使用电阻器-电容器(RC)或电感器-电容器(LC)振荡器生成的。
5.根据前述权利要求中任一项所述的时钟选择器电路，其中所述第二输入时钟信号是使用可控振荡器生成的，并且其中所述时钟选择器电路包括用于向可控振荡器发送控制信号的控制逻辑。
6.根据权利要求5所述的时钟选择器电路，其中所述控制逻辑被配置成向所述可控振荡器发送第一控制信号，以使所述第二频率在第一时段期间等于所述第一频率，并且向所述可控振荡器发送第二控制信号，以使所述第二频率在第二时段期间从所述第一频率偏移所述频率偏移量。
7.根据权利要求6所述的时钟选择器电路，其中所述控制逻辑被进一步配置成当从所述第一输入时钟信号切换到所述第二输入时钟信号时，向所述可控振荡器发送第三控制信号，以使所述第二频率在所述第二时段之后的第三时段期间再次等于所述第一频率。
8.根据权利要求5到7中任一项所述的时钟选择器电路，其进一步包括校准逻辑，所述校准逻辑用于以一定间隔针对所述第一输入时钟信号校准所述第二输入时钟信号，并且其中所述控制逻辑被配置成使用所述校准逻辑确定的校准数据来确定要向所述可控振荡器发送以使所述第二频率从所述第一频率偏移所述偏移量的控制信号。
9.根据前述权利要求中任一项所述的时钟选择器电路，其中所述相位差检测器包括D型触发器，所述D型触发器在所述预定类型的时钟沿上钟控。
10.根据权利要求9所述的时钟选择器电路，其中所述D型触发器被布置成接收所述第一输入时钟信号和所述第二输入时钟信号中的一者作为时钟输入并且接收所述第一输入时钟信号和所述第二输入时钟信号中的另一者作为数据输入。
11.根据前述权利要求中任一项所述的时钟选择器电路，其中所述切换电路系统包括多路复用器和数字控制器，其中所述数字控制器被配置成在从所述相位差检测器接收所述过零信号的所述输出时钟信号的小于一个循环内向所述多路复用器发送选择信号。
12.根据前述权利要求中任一项所述的时钟选择器电路，其中所述切换电路系统被配置成检测所述第一输入时钟信号中的相反类型的第一沿，或者被配置成检测所述第二输入时钟信号中的相反类型的第一沿，所述第一输入时钟信号和所述第二输入时钟信号是在所述相位差检测器已经检测到所述相位差过零之后由所述时钟选择器电路接收的。
13.根据前述权利要求中任一项所述的时钟选择器电路，其中所述切换电路系统被配置成在所述相位差检测器已经检测到所述相位差过零之后，在所述时钟选择器电路在所述第一输入时钟信号和/或所述第二输入时钟信号中接收到所述预定类型的第一沿之前，在所述第一输入时钟信号与所述第二输入时钟信号之间切换所述输出时钟信号。
14.一种片上系统装置，其包括根据前述权利要求中任一项所述的时钟选择器电路，其中所述片上系统装置进一步包括被布置成由所述时钟选择器电路输出的所述输出时钟信号进行钟控的电路系统。
15.一种时钟切换方法，其包括：
接收具有第一频率的第一输入时钟信号；
接收具有第二频率的第二输入时钟信号，其中所述第二频率与所述第一频率相差某一频率偏移量；
输出所述第一输入时钟信号和所述第二输入时钟信号中的一者作为输出时钟信号；
使用预定类型的时钟沿——上升沿或下降沿——检测所述第一输入时钟信号与所述第二输入时钟信号之间随时间推移的相位差过零；
响应于检测到所述相位差过零而检测所述第一输入时钟信号中或所述第二输入时钟信号中与所述预定类型相反的类型的沿；以及
响应于检测到所述相反类型的沿而切换到输出所述第一输入时钟信号和所述第二输入时钟信号中的另一者作为所述输出时钟信号。
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