JP5414479B2 - 半導体装置 - Google Patents
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- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
図1には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。図1に示されるマイクロコンピュータ100は、公知の半導体集積回路製造技術に従って、単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータ100は、クロック発生回路(CPG)101、CPU(Central Processing Unit)102、割り込み制御回路(INT)104、タイマ(TIM)105、ROM(Read Only Memory)106、RAM(Random Access Memory)107、A/D変換器108、SCI109、及び入出力ポートIOP0〜IOP6を含む。
ビットレートモジュレータ203を使用した場合のビットレート誤差は次式によって示される。
上式において、「φ×106」は内部クロックICKの周波数、「B」は期待のビットレート、「BMR」はビットレートモジュレーションレジスタの出力値、BRRはビットレートレジスタBRRの出力値である。
101 クロック発生回路
102 CPU
103 内部バス
104 割り込み制御回路
105 タイマ
106 ROM
107 RAM
108 A/D変換器
109 SCI
IOP1〜IOP6 入出力ポート
201 送受信コントローラ
202 ボーレートジェネレータ
203 ビットレートモジュレータ
301 比較器
302 アンドゲート
303 重み反転回路
304 比較器
801 モータ制御用LSI
802 モータ
BCNT ビットレートカウンタ
BMR ビットレートモジュレーションレジスタ
BRR ビットレートレジスタ
MCNT ビットレートモジュレーションカウンタ
Claims (5)
- 所定の動作用クロックに従って動作する半導体装置であって、
上記動作用クロックに基づく単位転送時間に従って外部との間で順序的な通信を行うシリアルコミュニケーションインタフェースを含み、
上記シリアルコミュニケーションインタフェースは、
上記動作用クロックをカウントし、そのカウント結果に基づいて、上記単位転送時間を規定するための基本クロックを生成するボーレートジェネレータと、
上記ボーレートジェネレータによって生成された基本クロックに従って送受信制御を行うための送受信コントローラと、
予め設定された情報に従って、上記動作用クロックの上記ボーレートジェネレータへの供給を部分的にマスクすることで所望のビットレートを実現可能なビットレートモジュレータと、を含み、
上記ビットレートモジュレータは、上記動作用クロックをカウントする第1カウンタと、
上記第1カウンタの出力ビットに対する重みを反転するための重み反転回路と、
上記基本クロックのデューティを決定するための情報を設定可能な第1レジスタと、
上記重み反転回路の出力と上記レジスタの出力とを比較する第1比較器と、
上記比較器の比較結果と上記動作用クロックとの論理演算を行うことで、上記動作用クロックの上記ボーレートジェネレータへの供給を部分的にマスクするための論理ゲートと、を含むことを特徴とする半導体装置。 - 上記重み反転回路は、上記第1カウンタの出力ビットの配列の並びを変更することで、上記第1カウンタの出力ビットに対する重みを反転する請求項1記載の半導体装置。
- 上記ボーレートジェネレータは、上記論理ゲートの出力をカウントする第2カウンタと、
ビットレートを設定するための第2レジスタと、
上記第2カウンタの出力と上記台2レジスタの出力とを比較することで上記基本クロックを形成する第2比較器と、を含んで成る請求項1記載の半導体装置。 - 上記単位転送時間は、上記第2カウンタでの複数のカウント単位で構成され、
上記送受信コントローラは、外部から上記シリアルコミュニケーションインタフェースに取り込まれたスタートビットを検出して上記カウント単位を同期化する機能を含み、
上記同期化後の上記第2カウンタによる所定のカウント結果に基づいて、上記シリアルコミュニケーションインタフェースへの入力がサンプリングされる請求項3記載の半導体装置。 - 上記シリアルコミュニケーションインタフェースの動作を制御するCPUを含んでマイクロコンピュータとして形成された請求項4記載の半導体装置。
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