JP3523858B2 - シリアルデータ通信装置及びシリアルデータの送受信方法 - Google Patents
シリアルデータ通信装置及びシリアルデータの送受信方法Info
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- JP3523858B2 JP3523858B2 JP2002132543A JP2002132543A JP3523858B2 JP 3523858 B2 JP3523858 B2 JP 3523858B2 JP 2002132543 A JP2002132543 A JP 2002132543A JP 2002132543 A JP2002132543 A JP 2002132543A JP 3523858 B2 JP3523858 B2 JP 3523858B2
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- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は非同期シリアルデー
タ通信を行うための装置（以下、ＵＡＲＴ（Universal
Asynchronous Receiver Transmitter）という）に関す
る。
タ通信を行うための装置（以下、ＵＡＲＴ（Universal
Asynchronous Receiver Transmitter）という）に関す
る。
【０００２】
【従来の技術】図９に従来のＵＡＲＴの一般的構成を示
す。同図に示すようにこのＵＡＲＴはボーレートジェネ
レータ部１と、シフトレジスタ２と、送受信を切換える
スイッチ部３と、ＵＡＲＴ全体を制御するＵＡＲＴコン
トロール部４とから構成され、データバス５を通じて制
御されるようになっている。
す。同図に示すようにこのＵＡＲＴはボーレートジェネ
レータ部１と、シフトレジスタ２と、送受信を切換える
スイッチ部３と、ＵＡＲＴ全体を制御するＵＡＲＴコン
トロール部４とから構成され、データバス５を通じて制
御されるようになっている。
【０００３】ボーレートジェネレータ部１は、転送レー
ト格納用のレジスタ１ａと、設定された転送レート値を
ロードし、送信データの１ビット幅の半分に相当する時
間をカウントするリロードカウンタからなるボーレート
カウンタ１ｂと、ボーレートカウンタ１ｂから出力され
るキャリーを受け、シフトレジスタ２にシフトクロック
Ｓ１を供給するフリップフロップ１ｃとから構成され
る。
ト格納用のレジスタ１ａと、設定された転送レート値を
ロードし、送信データの１ビット幅の半分に相当する時
間をカウントするリロードカウンタからなるボーレート
カウンタ１ｂと、ボーレートカウンタ１ｂから出力され
るキャリーを受け、シフトレジスタ２にシフトクロック
Ｓ１を供給するフリップフロップ１ｃとから構成され
る。
【０００４】転送レートの設定の基準となる基準クロッ
クＣＬＫをボーレートジェネレータ部１でカウントする
ことにより周期がビット幅に等しいシフトクロックＳ１
を生成し、このＳ１により送信ビットまたは受信ビット
をシフトレジスタ２内でシフトさせることにより、シリ
アルデータの送信又は受信処理を行うことができる。送
信／受信の切換えはＵＡＲＴコントロール部４がスイッ
チ部３を制御することにより行われ、転送レート設定値
や送信データのセット、受信データの取出しはデータバ
ス５を介して行われる。
クＣＬＫをボーレートジェネレータ部１でカウントする
ことにより周期がビット幅に等しいシフトクロックＳ１
を生成し、このＳ１により送信ビットまたは受信ビット
をシフトレジスタ２内でシフトさせることにより、シリ
アルデータの送信又は受信処理を行うことができる。送
信／受信の切換えはＵＡＲＴコントロール部４がスイッ
チ部３を制御することにより行われ、転送レート設定値
や送信データのセット、受信データの取出しはデータバ
ス５を介して行われる。
【０００５】例えば、基準クロックの周波数が４．９１
５２ＭＨｚのときに９６００ｂｐｓの転送レートでデー
タを送受信する場合には、ボーレートカウンタ１ｂが２
５６個の基準クロックＣＬＫをカウントする度にキャリ
ーを出力するようにレジスタ１ａを設定する。このと
き、フリップフロップ１ｃからは５１２個分の基準クロ
ックに相当する時間間隔でシフトクロックＳ１がシフト
レジスタ２に供給されるようになり、４．９１５２×１
０６／５１２＝９６００（ｂｐｓ）での転送が可能にな
る。
５２ＭＨｚのときに９６００ｂｐｓの転送レートでデー
タを送受信する場合には、ボーレートカウンタ１ｂが２
５６個の基準クロックＣＬＫをカウントする度にキャリ
ーを出力するようにレジスタ１ａを設定する。このと
き、フリップフロップ１ｃからは５１２個分の基準クロ
ックに相当する時間間隔でシフトクロックＳ１がシフト
レジスタ２に供給されるようになり、４．９１５２×１
０６／５１２＝９６００（ｂｐｓ）での転送が可能にな
る。
【０００６】図１０は１ビット幅が８ＣＬＫ（８個の基
準クロック）に相当する場合の例であり、ボーレートカ
ウンタ１ｂが基準クロックを４個カウントする度にキャ
リーを出力するようにレジスタ１ａには「ＦＣｈ」を設
定している。尚、図８のタイミングチャートにおけるボ
ーレートカウンタ値は、フリップフロップ１ｃの値も含
んだ値になっている。
準クロック）に相当する場合の例であり、ボーレートカ
ウンタ１ｂが基準クロックを４個カウントする度にキャ
リーを出力するようにレジスタ１ａには「ＦＣｈ」を設
定している。尚、図８のタイミングチャートにおけるボ
ーレートカウンタ値は、フリップフロップ１ｃの値も含
んだ値になっている。
【０００７】
【発明が解決しようとする課題】上記の構成を有する従
来のＵＡＲＴでは、例えばＩＣカードに用いた場合のよ
うに、基準クロックＣＬＫの周波数が３．５８ＭＨｚの
ときに９６００ｂｐｓの転送レートでデータの転送を行
うためには、1ビット時間＝３．５８×１０６／９６００
＝３７２．９１６６．．．となり、転送レート設定値は
１８６．４５８３．．．となる。この場合、転送レート
設定値は近似値である１８６に設定して使用することに
なるので、転送レートに誤差が生じてしまう。ただしこの
場合は転送レートが９６００ｂｐｓと遅いため、誤差は
殆ど問題とならないレベルである（通常、スタートビッ
トからｎビット目までの時間がｎ±0.2ビット時間の範
囲にあれば許容される）。しかし、３８．４ｋｂｐｓ、
７６．８ｋｂｐｓ、さらには３７２ｋｂｐｓといった高
速転送を行う場合には、理論上の転送レート設定値と実
際に設定する転送レート設定値との差が大きくなり、基
準クロックの周波数を高くして誤差を小さくしないと高
速データ転送ができないという問題があった。
来のＵＡＲＴでは、例えばＩＣカードに用いた場合のよ
うに、基準クロックＣＬＫの周波数が３．５８ＭＨｚの
ときに９６００ｂｐｓの転送レートでデータの転送を行
うためには、1ビット時間＝３．５８×１０６／９６００
＝３７２．９１６６．．．となり、転送レート設定値は
１８６．４５８３．．．となる。この場合、転送レート
設定値は近似値である１８６に設定して使用することに
なるので、転送レートに誤差が生じてしまう。ただしこの
場合は転送レートが９６００ｂｐｓと遅いため、誤差は
殆ど問題とならないレベルである（通常、スタートビッ
トからｎビット目までの時間がｎ±0.2ビット時間の範
囲にあれば許容される）。しかし、３８．４ｋｂｐｓ、
７６．８ｋｂｐｓ、さらには３７２ｋｂｐｓといった高
速転送を行う場合には、理論上の転送レート設定値と実
際に設定する転送レート設定値との差が大きくなり、基
準クロックの周波数を高くして誤差を小さくしないと高
速データ転送ができないという問題があった。
【０００８】本発明は上記問題に鑑みなされたものであ
り、１ビット時間が基準クロックの整数倍とならない場
合にも、基準クロックの周波数を上げることなくデータ
を高速で転送することのできるシリアルデータ通信装置
を提供することを目的とする。
り、１ビット時間が基準クロックの整数倍とならない場
合にも、基準クロックの周波数を上げることなくデータ
を高速で転送することのできるシリアルデータ通信装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本願発明のシリアルデー
タ通信装置は、基準クロックが入力され、基準クロック
を補正して補正クロックを出力するクロック補正手段
と、補正クロックが入力され、基準クロックの周波数と
転送レートとの比に基づいて設定される第１の整数値に
等しい数だけ補正クロックが入力される度に第１の信号
を発生するカウンタを備えるボーレートジェネレータ
と、送信データまたは受信データが入力され、第１の信
号に応じて送信データまたは受信データをシフトして出
力するシフトレジスタとを有し、クロック補正手段は、
第１の整数値に応じて設定される第２の整数値に等しい
数だけ基準クロックが入力される度に第２の信号を発生
し、第２の信号に応じて基準クロックを補正して補正ク
ロックを出力することを特徴とする。
タ通信装置は、基準クロックが入力され、基準クロック
を補正して補正クロックを出力するクロック補正手段
と、補正クロックが入力され、基準クロックの周波数と
転送レートとの比に基づいて設定される第１の整数値に
等しい数だけ補正クロックが入力される度に第１の信号
を発生するカウンタを備えるボーレートジェネレータ
と、送信データまたは受信データが入力され、第１の信
号に応じて送信データまたは受信データをシフトして出
力するシフトレジスタとを有し、クロック補正手段は、
第１の整数値に応じて設定される第２の整数値に等しい
数だけ基準クロックが入力される度に第２の信号を発生
し、第２の信号に応じて基準クロックを補正して補正ク
ロックを出力することを特徴とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【発明の実施の形態】図１は本発明の第１の実施形態に
係るＵＡＲＴの構成を示すブロック図である。同図にお
いて図９に示した従来のＵＡＲＴと同じあるいは対応す
る構成要素には同一の番号を付してその説明は省略し、
本実施形態に追加されている構成要素についてのみ説明
する。第１の実施形態は、補正カウンタ部６とＯＲゲート
７が追加されている点で図９に示した従来のＵＡＲＴと
異なる。
係るＵＡＲＴの構成を示すブロック図である。同図にお
いて図９に示した従来のＵＡＲＴと同じあるいは対応す
る構成要素には同一の番号を付してその説明は省略し、
本実施形態に追加されている構成要素についてのみ説明
する。第１の実施形態は、補正カウンタ部６とＯＲゲート
７が追加されている点で図９に示した従来のＵＡＲＴと
異なる。
【００１５】補正カウンタ部６は、補正カウント値を格
納する補正カウントレジスタ６ａと、基準クロックＣＬ
Ｋを補正カウント値までカウントするオートリローダブ
ルカウンタからなる補正カウンタ６ｂと、補正カウンタ
６ｂの全ビットが"１"になった時、即ち基準クロックＣ
ＬＫが補正カウント値までカウントされる度に補正カウ
ンタ６ｂから出力される信号を、次の基準クロックＣＬ
Ｋの立上りで捕らえ、キャリー出力Ｓ２を生成するフリ
ップフロップ６ｃとから構成される。
納する補正カウントレジスタ６ａと、基準クロックＣＬ
Ｋを補正カウント値までカウントするオートリローダブ
ルカウンタからなる補正カウンタ６ｂと、補正カウンタ
６ｂの全ビットが"１"になった時、即ち基準クロックＣ
ＬＫが補正カウント値までカウントされる度に補正カウ
ンタ６ｂから出力される信号を、次の基準クロックＣＬ
Ｋの立上りで捕らえ、キャリー出力Ｓ２を生成するフリ
ップフロップ６ｃとから構成される。
【００１６】ＯＲゲート７にはキャリー出力Ｓ２と基準
クロックＣＬＫとが入力され、該ＯＲゲート７の出力信
号Ｓ３は補正されたクロック信号としてボーレートジェ
ネレータ部１に供給される。ＵＡＲＴコントロール部４
は、補正カウンタ部６も含めてＵＡＲＴ全体を制御する
ように構成されている。
クロックＣＬＫとが入力され、該ＯＲゲート７の出力信
号Ｓ３は補正されたクロック信号としてボーレートジェ
ネレータ部１に供給される。ＵＡＲＴコントロール部４
は、補正カウンタ部６も含めてＵＡＲＴ全体を制御する
ように構成されている。
【００１７】以下に、上記構成の第1の実施形態のシリ
アルデータ転送動作を図２のタイミングチャートを参照
して説明する。なお、ここでは、基準クロックＣＬＫの周
波数は３．５８ＭＨｚ、転送レートは３７２ｋｂｐｓ、
ボーレートカウンタ１ｂのビット数は８ビット（フリッ
プフロップ／１ｃを含めると９ビット）、補正カウンタ
６ｂのビット数は７ビットであるものとする。
アルデータ転送動作を図２のタイミングチャートを参照
して説明する。なお、ここでは、基準クロックＣＬＫの周
波数は３．５８ＭＨｚ、転送レートは３７２ｋｂｐｓ、
ボーレートカウンタ１ｂのビット数は８ビット（フリッ
プフロップ／１ｃを含めると９ビット）、補正カウンタ
６ｂのビット数は７ビットであるものとする。
【００１８】この場合、１ビット時間（送信データの１
ビットに含まれる基準クロックの数）は３．５８×１０
６／３７２×１０３≒９．６２ＣＬＫであるので、転送
レート設定値及び補正カウント値を以下の計算式に従っ
て決定する。 転送レート設定値＝２５６−ｉｎｔ（１／２×基準クロ
ック周波数／転送レート） ＝２５６−ｉｎｔ（１／２×３．５８×１０６/３７２
×１０３） ＝２５６−４＝２５２＝ＦＣｈ 補正カウント値＝[1/{１ビット時間/（２×（２５６−
転送レート設定値））−１}]−１の四捨五入値 ＝[１／｛９．６２／（２×（２５６−２５２））−
１｝]−１ ＝１／（９．６２／８−１）−１＝１／０．２０２５−
１≒４ｈ
ビットに含まれる基準クロックの数）は３．５８×１０
６／３７２×１０３≒９．６２ＣＬＫであるので、転送
レート設定値及び補正カウント値を以下の計算式に従っ
て決定する。 転送レート設定値＝２５６−ｉｎｔ（１／２×基準クロ
ック周波数／転送レート） ＝２５６−ｉｎｔ（１／２×３．５８×１０６/３７２
×１０３） ＝２５６−４＝２５２＝ＦＣｈ 補正カウント値＝[1/{１ビット時間/（２×（２５６−
転送レート設定値））−１}]−１の四捨五入値 ＝[１／｛９．６２／（２×（２５６−２５２））−
１｝]−１ ＝１／（９．６２／８−１）−１＝１／０．２０２５−
１≒４ｈ
【００１９】ボーレートジェネレータ部１において、デ
ータバス５を介してボーレートカウントレジスタ１ａに
セットされた転送レート設定値ＦＣｈは、ＵＡＲＴの送
信又は受信の開始時、及びボーレートカウンタ１ｂのキ
ャリー発生時（ＦＦｈから００ｈになる時）にボーレー
トカウンタ１ｂにそのままロードされる。また、フリップ
フロップ１ｃは受信開始時に"１"、送信開始時に"０"が
ロードされ、ボーレートカウンタ１ｂがキャリーを発生
する度に反転する。
ータバス５を介してボーレートカウントレジスタ１ａに
セットされた転送レート設定値ＦＣｈは、ＵＡＲＴの送
信又は受信の開始時、及びボーレートカウンタ１ｂのキ
ャリー発生時（ＦＦｈから００ｈになる時）にボーレー
トカウンタ１ｂにそのままロードされる。また、フリップ
フロップ１ｃは受信開始時に"１"、送信開始時に"０"が
ロードされ、ボーレートカウンタ１ｂがキャリーを発生
する度に反転する。
【００２０】また、補正カウンタ部６において、データ
バス５を介して補正カウントレジスタ６ａにセットされ
た補正カウント設定値４ｈの反転データ（７Ｆｈ−４ｈ
＝７Ｂｈ）はＵＡＲＴの送信又は受信開始時に補正カウ
ンタ６ｂにロードされる。
バス５を介して補正カウントレジスタ６ａにセットされ
た補正カウント設定値４ｈの反転データ（７Ｆｈ−４ｈ
＝７Ｂｈ）はＵＡＲＴの送信又は受信開始時に補正カウ
ンタ６ｂにロードされる。
【００２１】転送レート設定値と補正カウント設定値を
上記のように決定し、スイッチ部３を送信モードに切替
え、データバス５を介してシフトレジスタ２に送信デー
タをセットするとＵＡＲＴコントロール部４が送信動作
を開始する。先ず、ボーレートカウンタ１ｂにＦＣｈ、
フリップフロップ１ｃに"０"、補正カウンタ６ｂに７Ｂ
ｈがロードされ、これらの２つのカウンタのカウント動
作が開始される。
上記のように決定し、スイッチ部３を送信モードに切替
え、データバス５を介してシフトレジスタ２に送信デー
タをセットするとＵＡＲＴコントロール部４が送信動作
を開始する。先ず、ボーレートカウンタ１ｂにＦＣｈ、
フリップフロップ１ｃに"０"、補正カウンタ６ｂに７Ｂ
ｈがロードされ、これらの２つのカウンタのカウント動
作が開始される。
【００２２】図２に示すように、補正カウンタ６ｂの全
ビットが"１"になった時（即ち、カウント値が７Ｆｈに
なった時）の基準クロックＣＬＫの立上りでフリップフ
ロップ６ｃがキャリーを捕らえ、ハイレベルの継続時間
が１基準クロックＣＬＫのハイレベルの継続時間の２倍
であるキャリー信号Ｓ２を生成する。また、補正カウン
タ６ｂはその全ビットが"０"になった次のカウント時に
補正カウント設定値をリロードする。これにより上記動
作が繰り返される。
ビットが"１"になった時（即ち、カウント値が７Ｆｈに
なった時）の基準クロックＣＬＫの立上りでフリップフ
ロップ６ｃがキャリーを捕らえ、ハイレベルの継続時間
が１基準クロックＣＬＫのハイレベルの継続時間の２倍
であるキャリー信号Ｓ２を生成する。また、補正カウン
タ６ｂはその全ビットが"０"になった次のカウント時に
補正カウント設定値をリロードする。これにより上記動
作が繰り返される。
【００２３】キャリー信号Ｓ２はＯＲゲート７に入力さ
れる。ＯＲゲート７はキャリー信号Ｓ２ともう一方の入
力信号である基準クロックの論理和をボーレートカウン
タ１ｂがカウントするクロックＳ３として出力する。図
２に示すようにキャリー信号Ｓ２がハイレベルの間は、
クロックＳ３はハイレベルに固定されるため、本実施形
態では、５ＣＬＫに一回の割合で２つの基準クロックが
１つのクロックに纏められることになる。
れる。ＯＲゲート７はキャリー信号Ｓ２ともう一方の入
力信号である基準クロックの論理和をボーレートカウン
タ１ｂがカウントするクロックＳ３として出力する。図
２に示すようにキャリー信号Ｓ２がハイレベルの間は、
クロックＳ３はハイレベルに固定されるため、本実施形
態では、５ＣＬＫに一回の割合で２つの基準クロックが
１つのクロックに纏められることになる。
【００２４】ボーレートカウンタ１ｂは、このＳ３信号
をカウントし、カウント値がＦＦｈになると次のクロッ
ク入力で、フリップフロップ１ｃを反転させると共に、転
送レート設定値をリロードする。シフトレジスタ２は、
フリップフロップ１ｃのキャリー出力Ｓ１の立下りをト
リガーとしてデータをシフトし、データがシリアル送信
される。
をカウントし、カウント値がＦＦｈになると次のクロッ
ク入力で、フリップフロップ１ｃを反転させると共に、転
送レート設定値をリロードする。シフトレジスタ２は、
フリップフロップ１ｃのキャリー出力Ｓ１の立下りをト
リガーとしてデータをシフトし、データがシリアル送信
される。
【００２５】ここで、データのシフトに使用されるキャ
リー出力Ｓ１の立下りの間隔は、常に一定の値ではなく、
補正カウンタ部６により補正された間隔となり、これに
よりビット時間が基準クロックの整数倍でないことによ
って生じる誤差を補正している。上記の例では、１ビッ
ト時間が８ＣＬＫとなるように転送レート値を設定して
いるが、５ＣＬＫに一回の割合で２つの基準クロックが
１つのクロックに纏められるので、実際には１ビット時
間＝８×６/５＝９．６となり、理論上の１ビット時間
９．６２に非常に近くなる。
リー出力Ｓ１の立下りの間隔は、常に一定の値ではなく、
補正カウンタ部６により補正された間隔となり、これに
よりビット時間が基準クロックの整数倍でないことによ
って生じる誤差を補正している。上記の例では、１ビッ
ト時間が８ＣＬＫとなるように転送レート値を設定して
いるが、５ＣＬＫに一回の割合で２つの基準クロックが
１つのクロックに纏められるので、実際には１ビット時
間＝８×６/５＝９．６となり、理論上の１ビット時間
９．６２に非常に近くなる。
【００２６】図３は、１２ビットフレーム（１個のスタ
ートビットＳＴ、８個のデータビットｂ０〜ｂ８、１個の
パリティビットＰ、２個のストップビットＳＴＰ１及び
ＳＴＰ２）を送信する場合において、スタートビットか
ら各ビットの終りまでの時間を、通常許容される時間の
範囲と、従来のＵＡＲＴで送信した場合と、上記第１の実
施形態のＵＡＲＴで送信した場合について比較して示す
表である。各場合についてＭＩＮ値とＭＡＸ値があるの
は、受信時に、スタートビットの立下りの検出に最大で１
基準クロックのずれが生じるためである。この表から明
らかなように、第１の実施形態のＵＡＲＴを使用すると、
フレームの全てのビットが許容時間範囲に入ることが分
かる。
ートビットＳＴ、８個のデータビットｂ０〜ｂ８、１個の
パリティビットＰ、２個のストップビットＳＴＰ１及び
ＳＴＰ２）を送信する場合において、スタートビットか
ら各ビットの終りまでの時間を、通常許容される時間の
範囲と、従来のＵＡＲＴで送信した場合と、上記第１の実
施形態のＵＡＲＴで送信した場合について比較して示す
表である。各場合についてＭＩＮ値とＭＡＸ値があるの
は、受信時に、スタートビットの立下りの検出に最大で１
基準クロックのずれが生じるためである。この表から明
らかなように、第１の実施形態のＵＡＲＴを使用すると、
フレームの全てのビットが許容時間範囲に入ることが分
かる。
【００２７】以上説明したように、第１の実施形態によ
れば、基準クロックの周波数を上げることなく高速デー
タ転送が可能になる効果が得られる。また、低い周波数の
基準クロックを使用して高速転送ができることから消費
電力が低減される効果も見込める。
れば、基準クロックの周波数を上げることなく高速デー
タ転送が可能になる効果が得られる。また、低い周波数の
基準クロックを使用して高速転送ができることから消費
電力が低減される効果も見込める。
【００２８】図４は本発明の第２の実施形態に係るＵＡ
ＲＴの構成を示すブロック図であり、図１に示した構成
要素と同じあるいは対応する構成要素には同じ符号を付
し説明は省略する。第１の実施形態と異なる部分につい
てのみ以下に説明する。
ＲＴの構成を示すブロック図であり、図１に示した構成
要素と同じあるいは対応する構成要素には同じ符号を付
し説明は省略する。第１の実施形態と異なる部分につい
てのみ以下に説明する。
【００２９】図４に示すように、第２の実施形態は、キャ
リーの立ち上がりでトリガーされるフリップフロップ
（以下、立ち上がりフリップフロップという）６ｃがキ
ャリーの立ち下がりでトリガーされるフリップフロップ
（以下、立下りフリップフロップという）６ｄに変更さ
れ、ＯＲゲート７がＡＮＤＯＲゲート７ａに変更され、
新たに基準クロックの１／４時間程度の遅延を持つイン
バータゲート８と、ＸＯＲゲート９とが設けられている
点で第１の実施形態と異なる。
リーの立ち上がりでトリガーされるフリップフロップ
（以下、立ち上がりフリップフロップという）６ｃがキ
ャリーの立ち下がりでトリガーされるフリップフロップ
（以下、立下りフリップフロップという）６ｄに変更さ
れ、ＯＲゲート７がＡＮＤＯＲゲート７ａに変更され、
新たに基準クロックの１／４時間程度の遅延を持つイン
バータゲート８と、ＸＯＲゲート９とが設けられている
点で第１の実施形態と異なる。
【００３０】インバータゲート８の入力とＸＯＲゲート
９の一方の入力とに基準クロックＣＬＫが供給され、イ
ンバータゲート８の出力信号Ｓ４がＸＯＲゲート９の他
方の入力に供給される。ＡＮＤＯＲゲート７ａの２つの
ＡＮＤゲートのうちの１つにはＸＯＲゲート９の出力信
号Ｓ５とフリップフロップ６ｄの出力信号Ｓ２'とが供
給される。ＡＮＤＯＲゲート７ａのもう１つのＡＮＤゲ
ートには基準クロックＣＬＫと信号Ｓ２'をインバータ
１０で反転させた信号とが供給される。その他の構成に
ついては、図１に示した第１の実施形態と同じなので説
明は省略する。
９の一方の入力とに基準クロックＣＬＫが供給され、イ
ンバータゲート８の出力信号Ｓ４がＸＯＲゲート９の他
方の入力に供給される。ＡＮＤＯＲゲート７ａの２つの
ＡＮＤゲートのうちの１つにはＸＯＲゲート９の出力信
号Ｓ５とフリップフロップ６ｄの出力信号Ｓ２'とが供
給される。ＡＮＤＯＲゲート７ａのもう１つのＡＮＤゲ
ートには基準クロックＣＬＫと信号Ｓ２'をインバータ
１０で反転させた信号とが供給される。その他の構成に
ついては、図１に示した第１の実施形態と同じなので説
明は省略する。
【００３１】上記構成の第２の実施形態の動作を図５の
タイミングチャートを参照して以下に説明する。なお、こ
こでは、第１の実施形態の場合と同様、基準クロックの
周波数が３．５８ＭＨｚ、転送レートが３７２ｋｂｐ
ｓ、ボーレートカウンタ１ｂのビット数が８ビット（フ
リップフロップ１ｃを含めると９ビット）、補正カウン
タ６ｂのビット数が７ビットであるものとし、第１の実
施形態の動作と異なる部分についてのみ説明する。
タイミングチャートを参照して以下に説明する。なお、こ
こでは、第１の実施形態の場合と同様、基準クロックの
周波数が３．５８ＭＨｚ、転送レートが３７２ｋｂｐ
ｓ、ボーレートカウンタ１ｂのビット数が８ビット（フ
リップフロップ１ｃを含めると９ビット）、補正カウン
タ６ｂのビット数が７ビットであるものとし、第１の実
施形態の動作と異なる部分についてのみ説明する。
【００３２】第２の実施形態では、下記の計算式に従い
転送レート設定値及び、補正カウント値を決定する。 転送レート設定値＝２５６−（１／２×基準クロック周
波数／転送レート）の切上げ値＝２５６−（１／２×
３．５８×１０６／３７２×１０３）の切上げ値＝２５
６−５＝２５１＝ＦＢｈ 補正カウント値＝[１／{（２×（２５６−転送レート設
定値）／１ビット時間）−１}]−２の四捨五入値 ＝［１／｛（２×（２５６−２５１）／９．６２）−
１｝］−２ ＝１／（１０／９．６２−１）−２＝１／０．０３９５
−２ ＝２３．３＝２３≒１７ｈ
転送レート設定値及び、補正カウント値を決定する。 転送レート設定値＝２５６−（１／２×基準クロック周
波数／転送レート）の切上げ値＝２５６−（１／２×
３．５８×１０６／３７２×１０３）の切上げ値＝２５
６−５＝２５１＝ＦＢｈ 補正カウント値＝[１／{（２×（２５６−転送レート設
定値）／１ビット時間）−１}]−２の四捨五入値 ＝［１／｛（２×（２５６−２５１）／９．６２）−
１｝］−２ ＝１／（１０／９．６２−１）−２＝１／０．０３９５
−２ ＝２３．３＝２３≒１７ｈ
【００３３】基準クロックＣＬＫはインバータゲート８
を通過する際に遅延され、図５のＳ４のような波形とな
る。このＳ４と基準クロックとのＸＯＲ（排他的論理
和）であるＳ５がＸＯＲゲート９から出力される。即
ち、ＸＯＲゲート９により基準クロックの２倍の周波数
のクロックＳ５が生成される。
を通過する際に遅延され、図５のＳ４のような波形とな
る。このＳ４と基準クロックとのＸＯＲ（排他的論理
和）であるＳ５がＸＯＲゲート９から出力される。即
ち、ＸＯＲゲート９により基準クロックの２倍の周波数
のクロックＳ５が生成される。
【００３４】送信開始時、ボーレートカウンタ１ｂと補
正カウンタ６ｂに、レジスタ１ａ及び６ａにそれぞれ格
納された値がロードされ、カウントが開始される。補正カ
ウンタ６ｂの全ビットが"１"になると、補正カウンタ６
ｂの出力がハイレベルとなり、更に基準クロックＣＬＫ
の立下りで、立下りトリガーフリップフロップ６ｄの出
力Ｓ２'がハイレベルになる。この時、補正カウンタ６ｂ
は全ビットが"０"になり、次の基準クロックＣＬＫの立
下りで、Ｓ２'がローレベルに変化し、更に補正カウンタ
６ｂに補正カウント値の反転データがリロードされる。
これにより、補正カウンタ部６は以上の処理を繰り返
す。
正カウンタ６ｂに、レジスタ１ａ及び６ａにそれぞれ格
納された値がロードされ、カウントが開始される。補正カ
ウンタ６ｂの全ビットが"１"になると、補正カウンタ６
ｂの出力がハイレベルとなり、更に基準クロックＣＬＫ
の立下りで、立下りトリガーフリップフロップ６ｄの出
力Ｓ２'がハイレベルになる。この時、補正カウンタ６ｂ
は全ビットが"０"になり、次の基準クロックＣＬＫの立
下りで、Ｓ２'がローレベルに変化し、更に補正カウンタ
６ｂに補正カウント値の反転データがリロードされる。
これにより、補正カウンタ部６は以上の処理を繰り返
す。
【００３５】信号Ｓ２'は、ボーレートカウンタ１ｂが
カウントするクロックを切換える制御信号として使用さ
れる。即ち、ＡＮＤＯＲゲート７ａからは、Ｓ２'がロー
レベルの時には基準クロックＣＬＫがそのままＳ３'と
して出力され、Ｓ２'がハイレベルの時には基準クロック
の２倍の周波数のクロックであるＳ５がＳ３'として出
力される。
カウントするクロックを切換える制御信号として使用さ
れる。即ち、ＡＮＤＯＲゲート７ａからは、Ｓ２'がロー
レベルの時には基準クロックＣＬＫがそのままＳ３'と
して出力され、Ｓ２'がハイレベルの時には基準クロック
の２倍の周波数のクロックであるＳ５がＳ３'として出
力される。
【００３６】このように、第２の実施形態では、２５個
の基準クロックが発生する度にＳ２'がハイレベルにな
るので、ボーレートカウンタ１ｂのカウンタ値が２６に
達したとき、実際には２５個の基準クロックしか発生し
ておらず、補正カウンタ部６の働きにより補正が行われ
たことになる。即ち、第２の実施形態では、１ビット時
間が１０ＣＬＫとなるように転送レート値を設定する
が、実際の１ビット時間＝１０×２５／２６＝９．６２
となり、理論上の１ビット時間にほぼ一致することにな
る。
の基準クロックが発生する度にＳ２'がハイレベルにな
るので、ボーレートカウンタ１ｂのカウンタ値が２６に
達したとき、実際には２５個の基準クロックしか発生し
ておらず、補正カウンタ部６の働きにより補正が行われ
たことになる。即ち、第２の実施形態では、１ビット時
間が１０ＣＬＫとなるように転送レート値を設定する
が、実際の１ビット時間＝１０×２５／２６＝９．６２
となり、理論上の１ビット時間にほぼ一致することにな
る。
【００３７】以上説明したように、本第２の実施形態に
よれば、第１の実施形態と同様、１ビット時間が基準ク
ロックの整数倍とならない場合にも基準クロックの周波
数を上げることなく高速データ転送が可能になる効果が
得られる。また、低い周波数の基準クロックを使用して高
速転送ができることから消費電力が低減される効果も見
込める。
よれば、第１の実施形態と同様、１ビット時間が基準ク
ロックの整数倍とならない場合にも基準クロックの周波
数を上げることなく高速データ転送が可能になる効果が
得られる。また、低い周波数の基準クロックを使用して高
速転送ができることから消費電力が低減される効果も見
込める。
【００３８】図６は、１２ビットフレーム（１個のスタ
ートビットＳＴ、８個のデータビットｂ０〜ｂ８、１個の
パリティビットＰ、２個のストップビットＳＴＰ１及び
ＳＴＰ２）を送信する場合において、スタートビットか
ら各ビットの終りまでの時間を、通常許容される時間の
範囲と、従来のＵＡＲＴで送信した場合と、上記第２の実
施形態のＵＡＲＴで送信した場合について比較して示す
表である。各場合についてＭＩＮ値とＭＡＸ値があるの
は、受信時に、スタートビットの立下りの検出に最大1基
準クロックのずれが生じるためである。この表から明ら
かなように、第１の実施形態と同様、第２の実施形態の
ＵＡＲＴを使用すると、フレームの全てのビットが許容
時間範囲に入ることが分かる。
ートビットＳＴ、８個のデータビットｂ０〜ｂ８、１個の
パリティビットＰ、２個のストップビットＳＴＰ１及び
ＳＴＰ２）を送信する場合において、スタートビットか
ら各ビットの終りまでの時間を、通常許容される時間の
範囲と、従来のＵＡＲＴで送信した場合と、上記第２の実
施形態のＵＡＲＴで送信した場合について比較して示す
表である。各場合についてＭＩＮ値とＭＡＸ値があるの
は、受信時に、スタートビットの立下りの検出に最大1基
準クロックのずれが生じるためである。この表から明ら
かなように、第１の実施形態と同様、第２の実施形態の
ＵＡＲＴを使用すると、フレームの全てのビットが許容
時間範囲に入ることが分かる。
【００３９】第２の実施形態では、転送レート設定値×
２＞理論上のビット時間（クロック数）に設定し、補正
カウンタ部により実際のビット時間が短くなるように補
正しているので、理論上のビット時間が転送レート設定
値×２に近いほど相対的精度が上がる。従って、第２の
実施形態は、理論上のビット時間と転送レート設定値×
２との差を第１の実施形態よりも小さくできる場合に
は、第１の実施形態よりも精度が高くなる効果が得られ
る。
２＞理論上のビット時間（クロック数）に設定し、補正
カウンタ部により実際のビット時間が短くなるように補
正しているので、理論上のビット時間が転送レート設定
値×２に近いほど相対的精度が上がる。従って、第２の
実施形態は、理論上のビット時間と転送レート設定値×
２との差を第１の実施形態よりも小さくできる場合に
は、第１の実施形態よりも精度が高くなる効果が得られ
る。
【００４０】図７は本発明の第３の実施形態に係るＵＡ
ＲＴの構成を示すブロック図である。第３の実施形態は
第１の実施形態の機能と第２の実施形態の機能を併せ持
つように、補正カウンタ６ｂが２つのフリップフロップ
６ｃ及び６ｄに接続された構成になっている。また、第２
の実施形態のＡＮＤＯＲゲート７ａと同様のＡＮＤＯＲ
ゲート７ｂを有するが、ＡＮＤＯＲゲート７ｂは３つの
ＡＮＤゲートを有する点でＡＮＤＯＲゲート７ａと異な
る。また、新たに、補正モード切換フラグ回路１１とそ
の出力を反転させるためのインバータゲート１２及び２
つのＡＮＤゲート１３，１４が設けられている。
ＲＴの構成を示すブロック図である。第３の実施形態は
第１の実施形態の機能と第２の実施形態の機能を併せ持
つように、補正カウンタ６ｂが２つのフリップフロップ
６ｃ及び６ｄに接続された構成になっている。また、第２
の実施形態のＡＮＤＯＲゲート７ａと同様のＡＮＤＯＲ
ゲート７ｂを有するが、ＡＮＤＯＲゲート７ｂは３つの
ＡＮＤゲートを有する点でＡＮＤＯＲゲート７ａと異な
る。また、新たに、補正モード切換フラグ回路１１とそ
の出力を反転させるためのインバータゲート１２及び２
つのＡＮＤゲート１３，１４が設けられている。
【００４１】立上りトリガーフリップフロップ６ｃの出
力Ｓ２は、インバータゲート１２の出力と共にＡＮＤＯ
Ｒゲート７ｂの１つのＡＮＤゲートに供給されている。
また、ＡＮＤゲート１３の入力には補正モード切換フラ
グ回路１１の出力と立下りトリガーフリップフロップ６
ｄの出力Ｓ２'とが供給され、ＡＮＤゲート１３の出力は
基準クロックＣＬＫと２倍周波数クロックとの間の切換
信号としてＡＮＤＯＲゲート７ｂに供給される。また、Ａ
ＮＤゲート１４には、基準クロックＣＬＫと補正モード
切換フラグ回路１１の出力とが供給され、２倍周波数ク
ロックを生成するか否かを決定する信号が生成される。
力Ｓ２は、インバータゲート１２の出力と共にＡＮＤＯ
Ｒゲート７ｂの１つのＡＮＤゲートに供給されている。
また、ＡＮＤゲート１３の入力には補正モード切換フラ
グ回路１１の出力と立下りトリガーフリップフロップ６
ｄの出力Ｓ２'とが供給され、ＡＮＤゲート１３の出力は
基準クロックＣＬＫと２倍周波数クロックとの間の切換
信号としてＡＮＤＯＲゲート７ｂに供給される。また、Ａ
ＮＤゲート１４には、基準クロックＣＬＫと補正モード
切換フラグ回路１１の出力とが供給され、２倍周波数ク
ロックを生成するか否かを決定する信号が生成される。
【００４２】第３の実施形態は、第１の実施形態の補正
動作及び第２の実施形態の補正動作の一方を補正モード
切換フラグ回路１１で選択する構成を有するが、補正動
作自体は、第１及び第２の実施形態と変わらないので、こ
こでは補正モードの切換動作についてのみ説明する。
動作及び第２の実施形態の補正動作の一方を補正モード
切換フラグ回路１１で選択する構成を有するが、補正動
作自体は、第１及び第２の実施形態と変わらないので、こ
こでは補正モードの切換動作についてのみ説明する。
【００４３】データバス５を介して補正モード切換フラ
グ回路１１に"０"を書込むと、ＡＮＤゲート１３，１４
がマスクされ、２倍周波数ＣＬＫの生成が停止し、ＡＮＤ
ＯＲゲート７ｂからＳ２と基準クロックＣＬＫの論理和
がボーレートジェネレータ部１に入力されることにな
り、第１の実施形態の補正動作が実行される。
グ回路１１に"０"を書込むと、ＡＮＤゲート１３，１４
がマスクされ、２倍周波数ＣＬＫの生成が停止し、ＡＮＤ
ＯＲゲート７ｂからＳ２と基準クロックＣＬＫの論理和
がボーレートジェネレータ部１に入力されることにな
り、第１の実施形態の補正動作が実行される。
【００４４】また、補正モード切換フラグ回路１１に"
１"を書込んだ場合には、ＡＮＤゲート１３，１４により
２倍周波数クロックの生成が許可されると共に立下りト
リガーフリップフロップ６ｄの出力Ｓ２'が有効となり、
一方、立上りトリガーフリップフロップ６ｃの出力Ｓ２
がＡＮＤＯＲゲート７ｂにより無効にされる。これによ
り、第２の実施形態の補正動作が実行される。
１"を書込んだ場合には、ＡＮＤゲート１３，１４により
２倍周波数クロックの生成が許可されると共に立下りト
リガーフリップフロップ６ｄの出力Ｓ２'が有効となり、
一方、立上りトリガーフリップフロップ６ｃの出力Ｓ２
がＡＮＤＯＲゲート７ｂにより無効にされる。これによ
り、第２の実施形態の補正動作が実行される。
【００４５】以上説明したように、第３の実施形態によ
れば、新たに補正モード切換フラグ回路１１を含む切換
手段を設け、第１及び第２の実施形態の２つの補正動作
を選択的に実行できるようにしたので、第１及び第２の
実施形態の効果に加え、転送レートに応じてより高い精
度が得られる補正動作を選択して実行できるという効果
が得られる。また、第２の実施形態のＵＡＲＴは２倍周
波数クロックを生成する必要があるため、消費電力の面
で若干不利であるという欠点があるが、消費電力を重視
する場合には第１の実施形態の補正動作を選択できる
等、用途により双方の補正動作を自由に選択できるとい
う効果が得られる。
れば、新たに補正モード切換フラグ回路１１を含む切換
手段を設け、第１及び第２の実施形態の２つの補正動作
を選択的に実行できるようにしたので、第１及び第２の
実施形態の効果に加え、転送レートに応じてより高い精
度が得られる補正動作を選択して実行できるという効果
が得られる。また、第２の実施形態のＵＡＲＴは２倍周
波数クロックを生成する必要があるため、消費電力の面
で若干不利であるという欠点があるが、消費電力を重視
する場合には第１の実施形態の補正動作を選択できる
等、用途により双方の補正動作を自由に選択できるとい
う効果が得られる。
【００４６】図８は本発明の第４の実施形態に係るＵＡ
ＲＴの構成を示すブロック図である。第４の実施形態
は、第１の実施形態に新たに補正有効/無効フラグ回路
１５とＡＮＤゲート１６を追加したものである。補正有
効/無効フラグ回路１５の出力は、ＡＮＤゲート１６の一
方の入力に供給される。ＡＮＤゲート１６の他方の入力
には基準クロックＣＬＫが供給される。また、ＡＮＤゲー
ト１６の出力信号は、補正カウンタ部６がカウントする
クロックとして使用される。
ＲＴの構成を示すブロック図である。第４の実施形態
は、第１の実施形態に新たに補正有効/無効フラグ回路
１５とＡＮＤゲート１６を追加したものである。補正有
効/無効フラグ回路１５の出力は、ＡＮＤゲート１６の一
方の入力に供給される。ＡＮＤゲート１６の他方の入力
には基準クロックＣＬＫが供給される。また、ＡＮＤゲー
ト１６の出力信号は、補正カウンタ部６がカウントする
クロックとして使用される。
【００４７】第４の実施形態は、第１の実施形態におい
て補正カウンタ部６を動作させるか否かを選択可能にし
たものである。補正動作自体は第１の実施形態と同じで
あるので、ここでは、この選択動作に関してのみ説明す
る。
て補正カウンタ部６を動作させるか否かを選択可能にし
たものである。補正動作自体は第１の実施形態と同じで
あるので、ここでは、この選択動作に関してのみ説明す
る。
【００４８】データバス５を介して補正有効/無効フラ
グ回路１５に"０"が書込まれると、ＡＮＤゲート１６に
より基準クロックＣＬＫがマスクされ、補正カウンタ部
６のクロックがローレベルに固定され、補正カウンタ部
６の動作が停止する。
グ回路１５に"０"が書込まれると、ＡＮＤゲート１６に
より基準クロックＣＬＫがマスクされ、補正カウンタ部
６のクロックがローレベルに固定され、補正カウンタ部
６の動作が停止する。
【００４９】一方、補正有効/無効フラグ回路１５に"１"
が書込まれると、ＡＮＤゲート１６は基準クロックＣＬ
Ｋを通過させるようになり、補正カウンタ部６が動作し、
補正動作が実行される。この状態でＵＡＲＴによる送受
信が行われると補正カウンタ部６が動作して補正が行わ
れることになる。
が書込まれると、ＡＮＤゲート１６は基準クロックＣＬ
Ｋを通過させるようになり、補正カウンタ部６が動作し、
補正動作が実行される。この状態でＵＡＲＴによる送受
信が行われると補正カウンタ部６が動作して補正が行わ
れることになる。
【００５０】以上説明したように、第４の実施形態によ
れば、新たに補正有効/無効フラグ回路１５と、補正カウ
ンタ部６による補正動作を実行する/実行しないを切換
える手段を設けたので、第１の実施形態の効果に加え、補
正の必要のない転送レートの場合には、補正カウンタ部
６の動作を停止させ消費電力を抑えることができる。
れば、新たに補正有効/無効フラグ回路１５と、補正カウ
ンタ部６による補正動作を実行する/実行しないを切換
える手段を設けたので、第１の実施形態の効果に加え、補
正の必要のない転送レートの場合には、補正カウンタ部
６の動作を停止させ消費電力を抑えることができる。
【００５１】第１及び第２の実施形態においては送信動
作についてのみ説明したが、本発明は受信動作でも適用
できることは言うまでもない。また、ボーレートカウンタ
１ｂには、ボーレートカウントレジスタ１ａの値をその
ままのロードし、補正カウンタ６ｂには補正カウントレ
ジスタ６ａの値を反転してロードしているが、これに限
定されるものではなく、所定のカウントが行えるような
任意の回路構成を用いることができる。また、ボーレート
カウンタ及び補正カウンタのビット数もた実施形態のも
のに限定されるものではない。
作についてのみ説明したが、本発明は受信動作でも適用
できることは言うまでもない。また、ボーレートカウンタ
１ｂには、ボーレートカウントレジスタ１ａの値をその
ままのロードし、補正カウンタ６ｂには補正カウントレ
ジスタ６ａの値を反転してロードしているが、これに限
定されるものではなく、所定のカウントが行えるような
任意の回路構成を用いることができる。また、ボーレート
カウンタ及び補正カウンタのビット数もた実施形態のも
のに限定されるものではない。
【００５２】また、第１の実施形態では、ＯＲゲート７
を用いて１ＣＬＫの停止を実現しているが、ＯＲゲート
に限らずその他の回路構成によって停止させるようにし
てもよい。同様に、第２及び第３の実施形態のＡＮＤＯ
Ｒゲート７ａ及び７ｂもその他の回路構成で置き換えて
もよい。
を用いて１ＣＬＫの停止を実現しているが、ＯＲゲート
に限らずその他の回路構成によって停止させるようにし
てもよい。同様に、第２及び第３の実施形態のＡＮＤＯ
Ｒゲート７ａ及び７ｂもその他の回路構成で置き換えて
もよい。
【００５３】第４の実施形態における補正有効/無効の
切換え手段は、第２及び第３の実施形態にも追加できる。
また、第２及び第３の実施形態では、２倍周波数のクロッ
ク生成に遅延インバータ８とＸＯＲゲート９を用いた
が、それらに限定されるものではなく、別の回路構成で
生成するようにしてもよい。
切換え手段は、第２及び第３の実施形態にも追加できる。
また、第２及び第３の実施形態では、２倍周波数のクロッ
ク生成に遅延インバータ８とＸＯＲゲート９を用いた
が、それらに限定されるものではなく、別の回路構成で
生成するようにしてもよい。
【発明の効果】本発明によれば、１ビット時間が基準ク
ロックの整数倍とならない場合にも、基準クロックの周
波数を上げることなくデータを高速で転送することので
きるシリアルデータ通信装置が提供される。
ロックの整数倍とならない場合にも、基準クロックの周
波数を上げることなくデータを高速で転送することので
きるシリアルデータ通信装置が提供される。
【図１】 本発明の第１の実施形態に係るＵＡＲＴの構
成を示すブロック図である。
成を示すブロック図である。
【図２】 第１の実施形態に係るＵＡＲＴの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図３】 第１の実施形態に係るＵＡＲＴと従来のＵＡ
ＲＴのビット間隔の精度を比較して示す表である。
ＲＴのビット間隔の精度を比較して示す表である。
【図４】 本発明の第２の実施形態に係るＵＡＲＴの構
成を示すブロック図である。
成を示すブロック図である。
【図５】 第２の実施形態に係るＵＡＲＴの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図６】 第２の実施形態に係るＵＡＲＴと従来のＵＡ
ＲＴのビット間隔の精度を比較して示す表である。
ＲＴのビット間隔の精度を比較して示す表である。
【図７】 本発明の第３の実施形態に係るＵＡＲＴの構
成を示すブロックである。
成を示すブロックである。
【図８】 本発明の第４の実施形態に係るＵＡＲＴの構
成を示すブロックである。
成を示すブロックである。
【図９】 従来のＵＡＲＴの構成を説明するブロック図
である。
である。
【図１０】 従来のＵＡＲＴの動作を説明するタイミン
グチャートである。
グチャートである。
１ ボーレートジェネレータ部、 ２ シフトレジス
タ、 ３ スイッチ部、４ ＵＡＲＴコントロール部、
６ 補正カウンタ部、 ７ ＯＲゲート、７ａ,７ｂ
ＡＮＤＯＲゲート、 １１，１５ フラグ回路。
タ、 ３ スイッチ部、４ ＵＡＲＴコントロール部、
６ 補正カウンタ部、 ７ ＯＲゲート、７ａ,７ｂ
ＡＮＤＯＲゲート、 １１，１５ フラグ回路。
Claims (5)
- 【請求項１】 基準クロックが入力され、前記基準クロ
ックを補正して補正クロックを出力するクロック補正手
段と、 前記補正クロックが入力され、前記基準クロックの周波
数と転送レートとの比に基づいて設定される第１の整数
値に等しい数だけ前記補正クロックが入力される度に第
１の信号を発生するカウンタを備えるボーレートジェネ
レータと、 送信データまたは受信データが入力され、前記第１の信
号に応じて前記送信データまたは前記受信データをシフ
トして出力するシフトレジスタとを有し、 前記クロック補正手段は、前記第１の整数値に応じて設
定される第２の整数値に等しい数だけ前記基準クロック
が入力される度に第２の信号を発生し、前記第２の信号
に応じて前記基準クロックを補正して前記補正クロック
を出力するシリアルデータ通信装置において、 前記シリアルデータ通信装置はデータバスを有し、 前記シフトレジスタに対し、前記データバスを介して前
記送信データの格納または前記受信データの取出しが行
われ、 前記第１の整数値および前記第２の整数値が、前記デー
タバスを介して前記ボーレートジェネレータおよび前記
クロック補正手段にそれぞれ設定されること を特徴とす
るシリアルデータ通信装置。 - 【請求項２】 基準クロックが入力され、前記基準クロ
ックを補正して補正クロックを出力するクロック補正手
段と、 前記補正クロックが入力され、前記基準クロックの周波
数と転送レートとの比に基づいて設定される第１の整数
値に等しい数だけ前記補正クロックが入力される度に第
１の信号を発生するカウンタを備えるボーレートジェネ
レータと、 送信データまたは受信データが入力され、前記第１の信
号に応じて前記送信データまたは前記受信データをシフ
トして出力するシフトレジスタとを有し、 前記クロック補正手段は、前記第１の整数値に応じて設
定される第２の整数値に等しい数だけ前記基準クロック
が入力される度に第２の信号を発生し、前記第２の信号
に応じて前記基準クロックを補正して前記補正クロック
を出力するシリアルデータ通信装置において、 前記シリアルデータ通信装置は、前記シリアルデータ通
信装置の送受信を切換えるスイッチ部と、前記ボーレー
トジェネレータと前記シフトレジスタと前記スイッチ部
とを制御するコントロール部とを有すること を特徴とす
るシリアルデータ通信装置。 - 【請求項３】 基準クロックをカウントするカウンタと
送信データまたは受信データを格納するシフトレジスタ
とを有し、前記カウンタが前記基準クロックの周波数と
転送レートとの比に応じて設定される第１の整数値に等
しい数だけ前記基準クロックをカウントする度に前記シ
フトレジスタ内の送信データまたは受信データをシフト
することにより、実質的に前記転送レートでデータを送
受信することの可能なシリアルデータ通信装置におい
て、 前記比と前記第１の整数値との差に応じて設定される第
２の整数値に等しい数だけ前記基準クロックが発生する
度に、前記カウンタがカウントする前記基準クロックの
周波数を一定期間２倍にするクロック補正手段を設けた
ことを特徴とするシリアルデータ通信装置。 - 【請求項４】 基準クロックをカウントするカウンタと
送信データまたは受信データを格納するシフトレジスタ
とを有し、前記カウンタが前記基準クロックの周波数と
転送レートとの比に応じて設定される第１の整数値に等
しい数だけ前記基準クロックをカウントする度に前記シ
フトレジスタ内の送信データまたは受信データをシフト
することにより、実質的に前記転送レートでデータを送
受信することの可能なシリアルデータ通信装置におい
て、 前記比と前記第１の整数値との差に応じて設定される第
２の整数値に等しい数だけ前記基準クロックが発生する
度に、前記カウンタへの前記基準クロックの通過を一定
期間阻止する第１のクロック補正手段と、 前記比と前記第１の整数値との差に応じて設定される第
３の整数値に等しい数だけ前記基準クロックが発生する
度に、前記カウンタがカウントする前記基準クロックの
周波数を一定期間２倍にする第２のクロック補正手段
と、 前記第１のクロック補正手段と前記第２のクロック補正
手段の一方を外部からの信号に基づき選択的に動作させ
る選択手段と、 を備えたことを特徴とするシリアルデータ通信装置。 - 【請求項５】 基準クロックの周波数と転送レートとの
比に基づいて第１の整数値を設定する第１のステップ
と、前記基準クロックを前記第１の整数値に等しい数だ
けカウントする度に送信データまたは受信データを構成
するビット列をシフトアウトすることにより、実質的に
前記転送レートでデータを送受信する第２のステップと
を含むシリアルデータの送受信方法において、 前記第２のステップにおいて、前記比と前記第１の整数
値との差に応じて第２の整数値を設定し、前記基準クロ
ックが前記第２の整数値に等しい数だけ発生する度に、
前記基準クロックの周波数を一定期間２倍にすることを
特徴とするシリアルデータの送受信方法。
Priority Applications (2)
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