JPH1075121A - ダイレクト・デジタル・シンセサイザ - Google Patents

ダイレクト・デジタル・シンセサイザ

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JPH1075121A
JPH1075121A JP9087217A JP8721797A JPH1075121A JP H1075121 A JPH1075121 A JP H1075121A JP 9087217 A JP9087217 A JP 9087217A JP 8721797 A JP8721797 A JP 8721797A JP H1075121 A JPH1075121 A JP H1075121A
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pulse
input
circuit
data
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JP9087217A
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Inventor
Hideyuki Nosaka
秀之 野坂
Tadao Nakagawa
匡夫 中川
Akihiro Yamagishi
明洋 山岸
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【課題】 ＲＯＭを用いずに、周期的な周波数変動がな
く、クロック周波数のＮ／Ｍ倍（Ｎ、Ｍは整数）の周波
数を出力するダイレクト・デジタル・シンセサイザを提
供する。 【解決手段】 Ｎ＜Ｍ／２（Ｍは整数）を満たす周波数
設定データＮ及びクロック（クロック周期Ｔ）を入力と
し、クロックパルスが前記整数Ｍ個入力される時間内に
前記Ｎ個のパルスを出力するデジタルパルス発生回路
（１０１）と、このデジタルパルス発生回路（１０１）
の出力パルスとパルス数が等しく等時間間隔に並ぶ仮想
的なパルス列と、前記デジタルパルス発生回路の出力パ
ルスとの、立ち上がり時間の差に比例した整数Ｘを、前
記整数Ｍと前記デジタルパルス発生回路の内部データか
ら得るデータ変換回路（１０２）と、前記デジタルパル
ス発生回路の出力パルスを入力してから、前記整数Ｘ、
前記整数Ｍに従って（Ｘ／Ｍ）・Ｔで表される時間経過
後にパルスを発生する分数設定型遅延回路（１０３）
と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ある基準周波数か
ら任意の周波数を得ることができる、ダイレクト・デジ
タル・シンセサイザに関し、特に、１０進数を基本とす
る出力周波数が得られ、消費電力が少なく、高周波を得
ることができる周波数シンセサイザに係わる。
【０００２】
【従来の技術】「V. Reinhardt, K. Gould, K. McNab a
nd M. Bustamante, "A Short Surveyof Frequency Synt
hesizer Techniques," in Proc. 40th Annual Frequenc
y Control Symp., 1986, pp. 355-365.」には、従来の
ダイレクト・デジタル・シンセサイザの例が記載されて
いる。従来のダイレクト・デジタル・シンセサイザの構
成例を図１２に示す。この図において、数字符号４９は
アキュムレータ、５０はＲＯＭ（リード・オンリー・メ
モリー）、５１はＤ／Ａ変換器（ＤＡＣ）、５２はロー
パスフィルタ、８はデータ入力端子、９はクロック入力
端子、１０は出力端子を表している。
【０００３】アキュムレータ４９はクロック信号９の入
力ごとに設定値を累積加算する。アキュムレータ４９の
ビット数をｎとすると、アキュムレータ４９の累算値が
２nを越えると、その超過分を初期値として累算動作を
継続する。
【０００４】このアキュムレータ４９の累算値をＲＯＭ
５０のアドレス指定に用いる。ＲＯＭ５０には正弦波の
デジタル・データが書き込まれており、アドレス指定に
応じた正弦波データを出力する。
【０００５】この正弦波データはＤＡＣ５１によりアナ
ログ信号に変換される。
【０００６】このアナログ信号はクロック周波数で変化
する階段波形であり、ローパスフィルタ５２により平滑
化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＮとすると出力周波数ｆOUT は次の
ようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK
【０００７】このようなダイレクト・デジタル・シンセ
サイザは、ＰＬＬ（位相同期ループ）のようにフィード
バックを用いないため、周波数分解能を高くでき、ま
た、出力周波数を高速で切り替えることが出来る。
【０００８】従来の他のダイレクト・デジタル・シンセ
サイザの例としては、アキュムレータの最上位ビット
（ＭＳＢ）から出力を取り出す構成のものがある。クロ
ック周波数をｆCLK 、入力データをＮとすると出力周波
数ｆOUT は次のようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK
【０００９】このように得られた出力は方形波であり、
これを正弦波に変換するにはローパスフィルタが用いら
れる。
【００１０】
【発明が解決しようとする課題】上述した従来のＲＯＭ
を用いるダイレクト・デジタル・シンセサイザでは、Ｒ
ＯＭのデータのアクセスに時間がかかり、これがシンセ
サイザの高周波化の妨げになるという問題があった。ま
た、回路規模も大きく、消費電力が大きいという問題
や、得られる周波数はクロック周波数のＮ／２n （Ｎ、
ｎは整数）倍に限られるという問題もあった。
【００１１】一方、アキュムレータの最上位ビットから
出力を取り出すダイレクト・デジタル・シンセサイザで
は、周波数設定データＮが２m （ｍは整数）以外の時に
は、出力パルス幅が周期的に変わり、原理的に大きなス
プリアス（不要波）が発生するという問題や、得られる
周波数はクロック周波数のＮ／２n （Ｎ、ｎは整数）倍
に限られるという問題があった。
【００１２】本発明は、このような従来の問題を解消す
るためになされたもので、ＲＯＭを用いることなく、周
期的な周波数変動を原理的に０にする事ができ、低消費
電力で、より任意性の高い出力周波数を得ることができ
るダイレクト・デジタル・シンセサイザを提供すること
を目的としている。出力周波数として、クロック周波数
のＮ／Ｍ（Ｎ、Ｍは整数）倍の周波数を得ることができ
るシンセサイザを実現すれば、例えば、１０進数を基本
とする周波数のクロックから１０進数を基本とする出力
周波数を得ることが可能になる。
【００１３】
【課題を解決するための手段】本発明の第１の特徴は、
従来のダイレクト・デジタル・シンセサイザにおいてク
ロック入力段に使用されるアキュムレータの代わりに、
カウンタの組み合わせによる分周回路を用いることにあ
り、従来のダイレクト・デジタル・シンセサイザよりも
より任意性の高い周波数設定が可能で、周波数変動のな
い出力信号を得ることができることを最も主要な特徴と
する。
【００１４】また、従来技術で使われていたアキュムレ
ータの代わりに分周回路を用いること、従来技術で使わ
れていたＲＯＭを用いないことにより、より高い周波数
での動作が可能で、低消費電力化が可能である。
【００１５】本発明の別の特徴は、アキュムレータのオ
ーバーフロー信号の周期的な変動を、所定の遅延により
キャンセルすることにある。
【００１６】
【発明の実施の形態１】図１Ａは本発明の基本構成を示
す図である。この図において数字符号１０１はデジタル
パルス発生回路、１０２はデータ変換回路、１０３は分
数設定型遅延回路、１０４はクロック入力端子、１０５
はデータ入力端子、１０６は出力端子を表している。本
発明の周波数シンセサイザは、ある整数をＭとしたと
き、Ｎ＜Ｍ／２を満たす周波数設定データＮ及びクロッ
クｆCLK ＝（１／Ｔ）を入力し、次式で表される出力信
号を得ることができる。 ｆOUT ＝（Ｎ／Ｍ）・ｆCLK ここで整数Ｍは出力信号の設定可能な周波数分解能を決
定する意味を持つ。
【００１７】デジタルパルス発生回路は、クロックパル
スが前記整数Ｍ個入力される時間内に前記Ｎ個のパルス
を出力する働きをする。デジタルパルス発生回路として
ｎビットのアキュムレータを用いた場合、整数Ｍはハー
ドで固有の値を持ち、Ｍ＝２n と決められる。一方、デ
ジタルパルス発生回路として分数比分周器などを用いれ
ば、整数Ｍを外部から設定可能である。デジタルパルス
発生回路は、クロックパルスが前記整数Ｍ個入力される
時間内に前記Ｎ個のパルスを出力するので、この出力の
平均の周波数は上記式で表されるが、これらは必ずしも
時間的に等間隔に並ばない。
【００１８】データ変換回路は、デジタルパルス発生回
路の出力パルスとパルス数が等しく等時間間隔に並ぶ仮
想的なパルス列と、前記デジタルパルス発生回路の出力
パルスとの、立ち上がり時間の差に比例した整数Ｘを、
前記整数Ｍと前記デジタルパルス発生回路の内部データ
から得る。
【００１９】分数設定型遅延回路は、デジタルパルス発
生回路の出力パルスを入力してからら、前記整数Ｘ、前
記整数Ｍに従って（Ｘ／Ｍ）・Ｔで表される時間経過後
にパルスを発生する。
【００２０】分数設定型遅延回路の出力パルスは時間的
に等間隔に立ち上がる。すなわち、分数設定型遅延回路
の出力パルスは平均周波数、瞬時周波数ともに上記式で
表される信号となる。従って原理的には本発明のダイレ
クト・デジタル・シンセサイザは、位相ジッタを含まな
い低スプリアスな出力信号を出力することができる。ま
た、ＲＯＭを用いない構成であるので、低消費電力で高
いクロック周波数での動作が可能である。
【００２１】なお、分数設定型遅延回路の出力をＴ・Ｆ
Ｆに入力すると、周波数が上記式の半分でデューティ比
５０％の方形波を得ることも可能である。
【００２２】図１Ｂは本発明の第一の実施例を示す図で
ある。この図において、数字符号５３は分周回路、６３
はデータ変換制御回路、４はパルス除去回路、５はデジ
タル制御の遅延回路、８は周波数設定データの入力端
子、９はクロックの入力端子、１０は出力端子を表して
いる。
【００２３】本実施例のダイレクト・デジタル・シンセ
サイザは、クロックの周波数をｆCL K とすると、（Ｎ／
Ｍ）・ｆCLK で表される出力信号を得ることを目的とす
る。ここで、周波数設定データＮ、Ｍは、Ｎ＜Ｍ／２を
満たす正の整数が設定可能である。この周波数設定デー
タの条件は、回路内で用いる１クロック周期のパルス幅
を持つパルス同士がつながらないためのものである。Ｍ
をＮで割ったときの商をＡ、余りをＵとすると、次式が
成り立つ。 Ｍ＝Ａ・Ｎ＋Ｕ （１）
【００２４】分周回路５３は、クロックをＡ分周して出
力するが、クロックパルスがＭ個入力されたところでリ
セットされ、初期状態に一度戻ってから再びクロックを
Ａ分周する動作を繰り返す。結果として分周回路５３は
クロックパルスがＭ個入力される時間内に［Ｍ／Ａ］個
のパルスを出力する。ここで、［］はガウス記号であ
り、［ｘ］はｘを超えない最大の整数を意味する。
【００２５】最終的に（Ｎ／Ｍ）・ｆCLK で表される出
力信号を得るためには、クロックパルスがＭ個入力され
る時間内にＮ個のパルスを含む信号を得る必要があり、
このためにはクロックパルスがＭ個入力される時間内
に、分周回路５３の出力パルスから［Ｍ／Ａ］−Ｎ個の
パルスを除去すればよい。ここで、 ［Ｍ／Ａ］−Ｎ＝［（Ａ・Ｎ＋Ｕ）／Ａ］−Ｎ＝［Ｎ＋Ｕ／Ａ］−Ｎ＝［Ｕ／ Ａ］ （２） という関係が成り立つ。従って、クロックパルスがＭ個
入力される時間内に、分周回路５３の出力の［Ｍ／Ａ］
個のパルスから［Ｕ／Ａ］個のパルスを除去することに
より、Ｎ個のパルスが残ることになる。パルス除去回路
４はクロックパルスがＭ個入力される時間内に［Ｕ／
Ａ］個のパルスの除去を行う。
【００２６】パルス除去回路４の出力には、クロックパ
ルスがＭ個入力される時間内にＮ個のパルスが含まれる
が、これらのパルスは、クロックを最小時間単位として
時間軸が量子化されており、特別な周波数設定データの
場合以外は時間軸上に等間隔には並ばず、スプリアス
（不要波）を含む。そこで遅延回路５は、パルス除去回
路４の出力パルスが等間隔に並ぶように各パルスを遅延
して出力する。データ変換制御回路６３は分周回路５３
とパルス除去回路４と遅延回路５に設定するデータを出
力する。なお、データ変換制御回路６３は、データ変換
回路、制御回路に機能を分離することも可能である。以
上により、周波数（Ｎ／Ｍ）・ｆCLK のスプリアスを含
まないシンセサイザ出力が得られる。
【００２７】図２は本発明の第一の実施例の詳細を示す
図である。この図において、数字符号５３は分周回路、
３は制御回路、４はパルス除去回路、５はデジタル制御
の遅延回路、７はデータ変換回路、８は周波数設定デー
タの入力端子、９はクロックの入力端子、１０は出力端
子を表している。
【００２８】本実施例のダイレクト・デジタル・シンセ
サイザは、クロックの周波数をｆCL K とすると、（Ｎ／
Ｍ）・ｆCLK で表される出力信号を得ることを目的とす
る。ここで、周波数設定データＮ、Ｍは、Ｎ＜Ｍ／２を
満たす正の整数が設定可能である。ＭをＮで割ったとき
の商をＡ、余りをＵとし、ＭをＡで割った時に割り切れ
るときにＦ＝０、割り切れないときにＦ＝１とし、Ａ、
Ｕ、Ａ・Ｎ、−Ａ・Ｎ、Ｆの各値を入力データＭ、Ｎか
らデータ変換回路７で得る。データ変換回路７の構成方
法は、論理ゲートにより直接計算する方法や、あらかじ
めデータをＲＯＭに書き込んでおき、Ｍ、Ｎをアドレス
として必要なデータを読み出す方法が考えられる。ま
た、すべてのデータを外部から入力してもよい。
【００２９】（Ｎ／Ｍ）・ｆCLK で表される出力信号を
得るために、分周回路５３はクロックパルスがＭ個入力
される時間内に［Ｍ／Ａ］個のパルスを出力する。分周
回路５３に続くパルス除去回路４は、クロックパルスが
Ｍ個入力される時間内に分周回路５３出力の［Ｍ／Ａ］
個のパルスから［Ｕ／Ａ］個のパルスを除去する。［Ｍ
／Ａ］個のパルスから［Ｕ／Ａ］個のパルスを除去する
ことにより、Ｎ個のパルスが残ることになる。
【００３０】パルス除去回路４の出力には、クロックパ
ルスがＭ個入力される時間内にＮ個のパルスが含まれる
が、これらのパルスは、クロックを最小時間単位として
時間軸が量子化されており、特別な周波数設定データの
場合以外は時間軸上に等間隔には並ばず、スプリアス
（不要波）を含む。そこで遅延回路５は、パルス除去回
路４の出力パルスが等間隔に並ぶように各パルスを遅延
して出力する。以上により、周波数（Ｎ／Ｍ）・ｆCLK
のスプリアスを含まないシンセサイザ出力が得られる。
【００３１】次に各部の構成例と、タイミングチャート
による動作例を示す。図３は分周回路５３の構成例、図
４は制御回路３の構成例、図５はパルス除去回路４の構
成例、図６は遅延回路５の構成例をそれぞれ示してい
る。また図７には第一の実施例の動作を示すタイミング
チャートを周波数設定データがＮ＝６、Ｍ＝１７の場合
について示す。その他のデータはＡ＝２、Ｕ＝５、Ａ・
Ｎ＝１２、−Ａ・Ｎ＝−１２、Ｆ＝１と計算される。こ
こで負の数は２進数において２の補数で表すものとす
る。
【００３２】図３は分周回路５３の構成例を示す図であ
る。この図において、数字符号１はＡカウンタ、２はＭ
カウンタ、５４はＤラッチ、５５はインバータ、５６は
ＡＮＤゲート、６１はマルチプレクサを表している。分
周回路５３は、Ａカウンタ及びＭカウンタの二つのカウ
ンタから構成され、クロックパルスがＭ個入力される時
間内に［Ｍ／Ａ］個のパルスを含む信号ＣＡと、クロッ
クパルスがＭ個入力される時間内にひとつのパルスを含
む信号ＣＭの２信号を出力する。
【００３３】Ｍカウンタ２はクロックパルスがＭ個入力
される時間内にひとつのパルスを出力する。このＭカウ
ンタ２の出力を分周回路５３のＣＭ信号出力とする。Ｃ
Ｍ信号をタイミングチャート図７（ｃ）に示す。Ａ＜Ｍ
であるので、Ａカウンタ１はＭカウンタ２よりも頻繁に
パルスを出力する。クロックパルスＭ個分の周期の動作
を行わせるために、Ａカウンタ１をＭカウンタ２の出力
信号でリセットする。ここで、Ａカウンタ１はリセット
信号を受け取った状態、すなわち初期状態でパルスを出
力するものとする。
【００３４】設定されるＭ、Ａが、ＭをＡで割ったとき
に割り切れる場合（Ｆ＝０）には、Ｍカウンタ２がパル
スを出力する時点でＡカウンタ１もパルスを出力するべ
きタイミングになっているので、Ａカウンタ１はＭカウ
ンタ２出力によるリセットで何ら影響を受けない。しか
しながら、ＭがＡで割り切れない場合（Ｆ＝１）には、
Ｍカウンタ２がパルスを出力する時点ではＡカウンタ１
はパルスを出力するタイミングにはなっていないにもか
かわらず、Ｍカウンタ２出力によるリセットによりＡカ
ウンタ１は初期状態に戻ることになり、パルスを出力す
る事になる。そこで、Ｆ＝１の場合、Ｍカウンタ２と同
時に発生するＡカウンタ１の出力パルスを除去する回路
を付加している。
【００３５】Ｄラッチ５４、インバータ５５、及びＡＮ
Ｄゲート５６から構成される回路は、Ｍカウンタ２と同
時に発生するＡカウンタ１のパルスを、Ａカウンタ１出
力から除去する働きをする。Ｍカウンタ２が論理レベル
ハイのパルスを出力しない場合、インバータ５５はハイ
を出力しているのでＡカウンタ１の出力パルスはそのま
まＡＮＤゲート５６の出力に現れる。一方で、Ｍカウン
タ２がパルスを出力すると、この信号がＡカウンタ１の
リセット入力（ＲＥＳ）へ送出され、Ａカウンタ１は初
期状態に戻りパルスを出力する。この場合、インバータ
５５はローを出力するので、ＡＮＤゲート５６の出力は
ローとなり、Ａカウンタ１の出力パルスは反映されなく
なる。すなわち、ＡＮＤゲート５６の出力は、Ａカウン
タ１の出力信号から、Ｍカウンタ２の出力信号が原因で
発生したＡカウンタ１のパルスを除去した信号になる。
Ｄラッチ５４はＭカウンタ２の出力パルス幅を１クロッ
ク周期に延ばす働きをし、上記のパルス除去を確実に行
わせるために挿入されている。
【００３６】マルチプレクサ６１は、Ｆ＝０の場合にＡ
カウンタ１の出力を選択し、Ｆ＝１の場合にＡカウンタ
から前述のパルスを除去した信号を選択する。以上の構
成により、マルチプレクサ６１の出力はクロックパルス
がＭ個入力される時間内に［Ｍ／Ａ］個のパルス含む信
号となるので、これを分周回路５３のＣＡ信号出力とす
る。ＣＡ信号をタイミングチャート図７（ｂ）に示す。
図７はＭ＝１７、Ａ＝２の場合について示されており、
ＣＡ信号にはクロックパルスＭ＝１７個が入力される時
間内に［Ｍ／Ａ］＝８個のパルスが、ＣＭ信号にはクロ
ックパルスＭ＝１７個が入力される時間内にひとつのパ
ルスがそれぞれ含まれ、分周回路５３全体としてはＭ＝
１７周期の動作を繰り返す。
【００３７】図４は制御回路３の構成例を示す図であ
る。この図において、数字符号１１はＤラッチ、１２は
Ｄ・ＦＦ、１３はＡＮＤゲート、１４はマルチプレク
サ、１５はコンパレータ、１６は全加算器、１７はＤ・
ＦＦを表している。
【００３８】制御回路３は、次に述べるパルス除去回路
４がパルスを除去するタイミングを与える。全加算器１
６及びＤ・ＦＦ１７はアキュムレータ（数字符号６２）
の構成になっており、ＣＡ信号をクロックとしてマルチ
プレクサ１４の出力（Ｕあるいは−Ａ・Ｎ）を累積加算
する。図７（ｄ）にアキュムレータ６２の内容Ｒを示
す。アキュムレータ６２の内容はｎビットの出力を２進
に重み付けして得られる。アキュムレータ６２はその出
力ＲがＡ・Ｎ＝１２以上になるまでＵ＝５を累積加算し
た後、−Ａ・Ｎ＝−１２を加算し、さらに出力ＲがＡ・
Ｎ＝１２以上になるまでＵ＝５を累積加算する動作を繰
り返す。さらにアキュムレータ６２は前記ＣＭ信号の１
クロック遅延された信号（ＡＮＤゲート１３出力）によ
りクリアされる。
【００３９】コンパレータ１５は、Ｄ・ＦＦ１７の出力
Ｒと、データ変換回路７により与えられるＡ・Ｎを比較
し、Ｒ≧Ａ・Ｎの場合およびＲ＜Ａ・Ｎの場合で異なっ
た信号を出力する。図７（ｅ）にこのコンパレータ１５
の出力Ｃを示す。Ｒ≧Ａ・Ｎの場合に出力がローとし
た。
【００４０】マルチプレクサ１４は、データ変換回路７
から与えられるＵ及び−Ａ・Ｎのデジタル信号をコンパ
レータ１５の出力Ｃによって切り換えて出力する。コン
パレータ１５の入力がＲ＜Ａ・ＮのときにＵを選択し、
Ｒ≧Ａ・Ｎのときに−Ａ・Ｎを選択する。全加算器１６
はこの選択された出力とＤラッチ１７の出力を加算する
ことになる。
【００４１】この制御回路３のＣ出力は図７（ｅ）に示
すように、クロックパルスがＭ個入力される時間内に
［Ｕ／Ａ］＝２個のパルスを含む。
【００４２】なお、Ｄラッチ１１、Ｄ・ＦＦ１２、ＡＮ
Ｄゲート１３は、ＣＭ信号から１クロック遅れかつパル
ス幅がクロックと同じパルスを発生させる回路である。
Ｄラッチ１１はＣＭ信号のパルス幅を１クロック周期分
の長さにするために挿入されている。
【００４３】図５はパルス除去回路４の構成例を示す図
である。この図において、数字符号１８はＤラッチ、１
９、２０はＤ・ＦＦ、２１はＡＮＤゲートを表してい
る。パルス除去回路４は、制御回路３のＣ出力をタイミ
ングとして、ＣＡ信号から［Ｕ／Ａ］個のパルスを除去
する働きをする。
【００４４】Ｄラッチ１８及びＤ・ＦＦ１９はＣＡ信号
を１クロック分遅延させ、一方Ｄ・ＦＦ２０は制御回路
３のＣ出力をＣＡ信号一周期分遅延させる（図７
（ｆ））。Ｄラッチ１８は、ＣＡ信号のパルス幅を１ク
ロック周期分の長さにするために挿入されている。
【００４５】図７（ｆ）に示すＤ・ＦＦ２０の出力パル
ス（論理レベルがロー）が立ち下がった１クロック後
に、必ずＤ・ＦＦ１９の出力パルス（論理レベルがハ
イ）が立ち上がる。従って、Ｄ・ＦＦ１９の出力とＤ・
ＦＦ２０の出力の論理積をとれば、Ｄ・ＦＦ２０の出力
パルスがひとつ出力されるごとに、Ｄ・ＦＦ１９の出力
からパルスひとつを除去できることになる。ＡＮＤゲー
ト２１は、Ｄ・ＦＦ１９出力とＤ・ＦＦ２０出力の論理
積をとるが、これは結果としてＤ・ＦＦ１９出力（クロ
ックＭ個分の時間内に［Ｍ／Ａ］＝８個のパルスを含
む）からＤ・ＦＦ２０出力（クロックＭ個分の時間内に
［Ｕ／Ａ］＝２個のパルスを含む）と同数のパルスを除
去することになる（図７（ｇ））。結果としてパルス除
去回路４は、クロックＭ周期分の時間内にＮ＝６個のパ
ルスを出力することになる。
【００４６】図６は遅延回路５の構成例を示す図であ
る。図６において、数字符号２２はＤ・ＦＦ、２３はＤ
・ＦＦ、２４、２６は同一の時定数を持つ積分器、２５
はＴ・ＦＦ、２７はピーク検出器、２８、２９は入力電
圧をそれぞれＮ／２p 、Ｒi ／２p （ｐは整数）に分圧
する分圧器、３０は分圧器２８出力と分圧器２９出力の
電圧比較をするコンパレータ、３１はＵの値が０のとき
にトリガ入力を選択しＵの値が０以外のときにコンパレ
ータ３０出力を選択するマルチプレクサを表している。
ここで、Ｒi はパルス除去回路４出力のパルスの立ち上
がりの時点での制御回路３のＲ出力の値である。
【００４７】遅延回路５はデジタル制御の遅延回路であ
り、パルス除去回路４出力のパルスの立ち上がりから、
（Ｒi ／Ｎ）・Ｔ後に立ち上がるパルスを発生する（図
７（ｈ））。ここで、Ｔはクロックの周期、Ｎは周波数
設定データである。この（Ｒi ／Ｎ）・Ｔの値は、パル
ス除去回路４の出力パルスとパルス数が等しく等時間間
隔に並ぶ仮想的なパルスと、パルス除去回路４の出力パ
ルスとの、立ち上がり時間の差に等しい。従って、遅延
回路５の出力パルスは正確に等間隔（図では（１７／
６）・Ｔ間隔）になる。
【００４８】以下に遅延回路５の各部の構成とタイミン
グチャートによる動作例を述べる。図８には積分器２
４、２６の構成例と動作例を、図１０には分圧器２８、
２９の構成例をそれぞれ示す。また、図９には遅延回路
５の動作を示すタイミングチャートを周波数設定データ
がＮ＝６、Ｍ＝１７の場合について示す。
【００４９】遅延回路５はトリガ信号が入力されてから
（Ｒi ／Ｎ）・Ｔ後にパルスを発生させるが、ここに示
す遅延回路５の構成例の動作原理は次の通りである。上
記のタイミングを発生するのは、２種の電圧の発生と、
これらの電圧比較のプロセスで行われる。すなわち、ラ
ンプ波と閾値電圧を発生させ、両者の電圧が一致するタ
イミングでパルスを発生させる。ランプ波は積分器を使
って発生させる。積分器の出力電圧と、基準とする電圧
をそれぞれデジタル制御の分圧器で分圧してから電圧比
較することにより、所望のタイミングを得る。
【００５０】図８（ａ）には、積分器２４と積分器２６
の構成例を示す。３２はオペアンプ、３３はスイッチ、
３４は抵抗器、３５はコンデンサである。積分器２４と
積分器２６の動作例を図８（ｂ）に示す。入力がハイの
ときスイッチ３３はオフであり、出力電圧は時間に比例
して増加する。入力がローのときスイッチ３３はオンで
あり、出力電圧はゼロにリセットされる。
【００５１】図９は遅延回路５の構成例（図６）の動作
を示すタイムチャートである。周波数設定データは図７
と同じＮ＝６、Ｍ＝１７である。以下に構成例図６とタ
イミングチャート図９の両者を用いて遅延回路５の動作
の説明を行う。
【００５２】Ｔ・ＦＦ２５はクロックを１／２分周す
る。図９（ｂ）はＴ・ＦＦ２５の出力を示している。
【００５３】積分器２６にはＴ・ＦＦ２５の出力が入力
されるので、その出力は図９（ｃ）に示す鋸歯状波とな
る。点線はピーク検出器２７の出力波形を示す。
【００５４】一方Ｄ・ＦＦ２３はトリガ（すなわちパル
ス除去回路４出力）の立ち上がりによってセットされ、
積分器２４はこのタイミングで積分を開始する。また、
この時点での制御回路３のＲ出力及び周波数設定データ
ＮがＤ・ＦＦ２２によって保持される。Ｄ・ＦＦ２２に
入力されるＲに対応する出力がＲi である。
【００５５】積分器２４出力及びピーク検出器２７出力
はそれぞれ分圧器２８、分圧器２９によってＮ／２p 、
Ｒi ／２p 分圧される。図１０には分圧器２８、２９の
例として４ビット（ｐ＝４）のＲ−２Ｒラダー抵抗型分
圧器を示す。３６〜３９はデジタル信号で制御されるス
イッチ、４０〜４４は抵抗２ｒ0 の抵抗器、４５〜４７
は抵抗ｒ0 の抵抗器である。入力端子ｓ0 、ｓ1 、・・
・ｓp-1 で表される２進数（但し、それぞれが制御する
スイッチがＶin側の場合を１、接地側の場合を０とす
る）をｓとすると、入力電圧Ｖinと出力電圧Ｖout の関
係はＶout ＝（ｓ／２p ）・Ｖin（ｓ＝０、１、・・、
２p −１）と表される。
【００５６】いま、Ｎ＝６であるので、分圧器２８の出
力波形（図９（ｅ））のうち、時間に比例して電圧が増
加している部分の傾きは、積分器２６出力（図９
（ｃ））における電圧が増加している部分の傾きのＮ／
２p ＝６／１６倍になっている。また、分圧器２９の出
力波形図９（ｅ）は、ピーク検出器２７の出力電圧図９
（ｃ）のＲi ／２p 倍になっている。
【００５７】コンパレータ３０は、分圧器２８の出力電
圧と分圧器２９の出力電圧を比較し、その大小によって
出力を切り換える。図９では分圧器２８の出力電圧が分
圧器２９の出力電圧を超えた場合に出力がハイになって
いる図９（ｆ）。トリガ入力が立ち上がってからコンパ
レータ３０が立ち上がるまでの時間差は、クロックの周
期をＴとすると（Ｒi ／Ｎ）・Ｔで表される。
【００５８】マルチプレクサ３１は、Ｕの値が０以外の
ときに前記コンパレータ３０出力を選択して出力する。
Ｕの値が０の場合には、常にＲ＝Ｒi ＝０となりＡカウ
ンタ１出力に位相ずれは含まれず、各パルスの遅延は不
要であるので、マルチプレクサ３１はトリガ入力を選択
してこれをそのまま出力する。
【００５９】以上に示した通り、図７に示す遅延回路５
は、入力されたデジタル信号Ｒ、Ｎに基づき、トリガの
立ち上がりから、（Ｒi ／Ｎ）・Ｔ後に立ち上がるパル
スを発生する遅延回路になっている。この遅延回路５の
構成例は、高速動作が可能であり、入力データＮ、Ｒと
して２p 未満の任意の整数が設定できる特徴がある。
【００６０】遅延回路５の出力は本発明第一の実施例の
ダイレクト・デジタル・シンセサイザの出力であり、入
力クロックをｆCLK とすると、周波数成分は（Ｎ／Ｍ）
・ｆCLK の周波数の基本波と、その高調波のみからな
り、そのほかのスプリアスは含まない。
【００６１】図１１は本発明の第二の実施例を示す図で
ある。この図において、数字符号１はＡカウンタ、２は
Ｍカウンタ、３はパルス除去回路、４は制御回路、５は
遅延回路、６はＴ・ＦＦ、７はデータ変換回路、８は周
波数設定データの入力端子、９はクロックの入力端子、
１０は出力端子を表している。
【００６２】Ｔ・ＦＦ６は、遅延回路５の出力パルスの
立ち上がり毎にハイ、ローが反転する信号を出力する。
Ｔ・ＦＦ６の出力はデューティ比５０％の方形波であ
り、周波数成分は（Ｎ／２Ｍ）・ｆCLK の周波数の基本
波と、その奇数次高調波のみからなり、そのほかのスプ
リアスは含まない。
【００６３】
【発明の実施の形態２】次に図１３−図２３により本発
明の別の実施の形態を説明する。本発明においては、周
波数変動を含むアキュムレータのオーバーフロー信号の
各パルスを、周波数の変動分を打ち消すように遅延をさ
せることにより、周波数変動のないパルスを出力させ
る。この際各パルスの周波数の変動分は、周波数設定用
データ及びアキュムレータのデータ出力から減算器によ
り計算する。さらに、遅延を行う目的のためにオーバー
フロー信号の各パルスの発生と同時に積分器により時間
積分を開始し、積分器出力が基準電圧を超えると同時に
パルスを出力させる。積分器の出力電圧、あるいは積分
器の出力電圧と基準電圧両者を減算器の出力データに基
づいて可変分圧器で分圧することにより、遅延時間をパ
ルスごとにコントロールする。
【００６４】この構成により、従来のようにＲＯＭやＤ
／Ａ変換器を用いることなく任意の周波数を発生するこ
とができ、かつ周期的な周波数変動を原理的に０にする
ことができる。
【００６５】図１３は本発明の実施例を示す図である。
この図において、数字符号１はアキュムレータ、２は遅
延時間を計算するための減算回路、３はワンショット・
マルチバイブレータ、４は積分器、５、６は分圧比が可
変である分圧器、７はコンパレータ、８はトグル・フリ
ップフロップ（Ｔ・ＦＦ）、９は周波数設定用データの
入力端子、１０はクロック用の入力端子、１１は分圧器
６への基準電圧の入力端子、１２は出力端子を表してい
る。
【００６６】図１４はこの実施例を示すタイミングチャ
ートである。アキュムレータのビット数ｎを３とすると
オーバーフローはＭ＝２n ＝８で起こる。周波数設定用
データＫを３とすると、クロックの入力ごとにアキュム
レータ１の内容Ｄは３、６と累算される。次のクロック
入力でＤ＝９となるが、オーバーフローを起こし８から
の超過分１をＤとし、オーバーフロー（Ｏ／Ｆ）信号を
１にセットする。次のクロック入力では累積動作が継続
されＤ＝４となると同時にＯ／Ｆ信号が０にリセットさ
れる。
【００６７】このアキュムレータ１の内容Ｄは図１４
（ａ）に示す階段波形となる。ここで横軸は時間であ
り、その刻みはクロックの周期Ｔ（Ｔ＝ｆCLK ）になっ
ている。また、縦軸は２進数のアキュムレータの内容Ｄ
を１０進数で表している。
【００６８】Ｏ／Ｆ信号の時間変化は図１４（ｂ）に示
すようにパルス状となり、その平均周期は（Ｍ／Ｋ）・
Ｔ（この例では（８／３）・Ｔ）となっていることが分
かる。すなわち、アキュムレータの入力データＫとＭを
設定することにより、平均周波数（Ｋ／Ｍ）・ｆCLK の
Ｏ／Ｆ信号が得られる。ＫとＭとしてＭがＫの倍数でな
い値を設定した場合、Ｏ／Ｆ信号にはＭ・Ｔの周期で平
均周波数（Ｋ／Ｍ）・ｆCLK からの位相のずれが発生
し、このずれのためにＯ／Ｆ信号には平均周波数以外に
大きなスプリアス（不要波）成分が含まれる。
【００６９】Ｏ／Ｆ信号における各パルスの平均周波数
からの周期的な位相のずれをなくすために、本発明では
次に述べる手段を用いる。すなわち、Ｏ／Ｆ信号を、パ
ルスが入力された後（（Ｋ−Ｄ）／Ｋ）・Ｔ経過した時
点でパルスを発生する遅延回路に入力する。この遅延回
路の出力信号は図１４（ｃ）に示されている。例えば時
間０においてＯ／Ｆ信号が立ち上がった後、（（３−
０）／３）・Ｔ、すなわちＴ経過した時点でパルスを出
力する。Ｏ／Ｆ信号の各パルスについてそれぞれ（（Ｋ
−Ｄ）／Ｋ）・Ｔで与えられる遅延を行うことにより、
その出力はＯ／Ｆ信号の平均周期（Ｍ／Ｋ）・Ｔに正確
に一致する。
【００７０】この過程を実現するために、アキュムレー
タのＯ／Ｆ信号の立ち上がりと同時に、積分器４の時間
積分を開始する。図１５（ａ）には積分器４の構成例を
示す。２０はデジタル信号入力１でオフ、０でオン状態
に制御されるスイッチ、２１はオペアンプ、２２は可変
抵抗器、２３はコンデンサである。入力が１の場合に積
分動作を行い、０の場合に出力電圧は０にリセットされ
る。図１５（ｂ）にはその動作例を示す。アキュムレー
タのＯ／Ｆ出力はワンショット・マルチバイブレータ３
を通して積分器４に入力される。ワンショット・マルチ
バイブレータはパルス幅１クロック（Ｔ）のＯ／Ｆ信号
を、１クロック以上２クロック未満の任意のパルス幅に
変更する。図１５（ｂ）ではパルス幅を１．５クロック
としている。積分器出力はＯ／Ｆ信号の立ち上がりすな
わちワンショット・マルチバイブレータの立ち上がりと
同時に０から時間に比例して増加し始め、１．５クロッ
ク（１．５Ｔ）経過後のワンショット・マルチバイブレ
ータの立ち下がりと同時に０にリセットされる動作を繰
り返す。
【００７１】一方、図１６には分圧器５、６の例として
４ビット（ｐ＝４）のＲ−２Ｒラダー抵抗型分圧器を示
す。２４〜２７はデジタル信号で制御されるスイッチ、
２８〜３２は抵抗２ｒ0 の抵抗器、３３〜３５は抵抗ｒ
0 の抵抗器である。入力端子ｓ0 、ｓ1 、・・・ｓp-1
で表される２進数（但し、それぞれが制御するスイッチ
がＶin側の場合を１、接地側の場合を０とする）をＳと
すると、入力電圧Ｖinと出力電圧Ｖout の関係はＶout
＝Ｓ／２p ・Ｖin（Ｓ＝０、１、・・・２p −１）と表
される。
【００７２】（（Ｋ−Ｄ）／Ｋ）・Ｔのタイミングを作
り出すために分圧器５にＫを設定し、分圧器６に（Ｋ−
Ｄ）を設定する。ここで、Ｋは周波数設定を変えるごと
に、Ｄはアキュムレータの内容が変化するごとに変わ
る。
【００７３】図１７において、分圧器５出力（ｂ）の直
線の傾きは分圧器５の設定によって時々刻々変化し、分
圧器６出力（ｃ）の電圧も分圧器６の設定によって時々
刻々変化するので、（ｂ）と（ｃ）が交差するまでの時
間（（Ｋ−Ｄ）／Ｋ）・Ｔを変化させることができる。
すなわち、分圧器の設定データ（ＫとＫ−Ｄ）が、直接
（（Ｋ−Ｄ）／Ｋ）・Ｔのタイミングを決定する。
【００７４】図１７に、積分器４及び分圧器５、６の出
力の時間変化を示す。積分器４の出力電圧（ａ）は分圧
器５によりＫ／２p に分圧され、（ｂ）で表される時間
変化となる。一方、基準電圧１１には、積分を開始して
から時間Ｔ経過後の積分器４の電圧Ｖｓを印加してお
く。基準電圧１１は分圧器６により（Ｋ−Ｄ）／２p に
分圧され、（ｃ）で表される電圧値をとる。
【００７５】図１７から明らかなように、時間積分の開
始から（（Ｋ−Ｄ）／Ｋ）・Ｔ経過後、分圧器５の出力
電圧（ｂ）は分圧器６の出力電圧（ｃ）に一致する。従
ってこの両者の電圧を電圧コンパレータ７で比較するこ
とにより、（（Ｋ−Ｄ）／Ｋ）・Ｔのタイミングを発生
させることができる。
【００７６】分圧器５の出力電圧が分圧器６の出力電圧
を超えた場合にコンパレータ７の出力が１になるとする
と、コンパレータ７の立ち上がりの周波数は（Ｋ／Ｍ）
・ｆCLK になっている。この場合、Ｔ・ＦＦ８を立ち上
がり動作とすれば、この出力はデューティ比５０％の方
形波であり、周波数成分は（Ｋ／２Ｍ）・ｆCLK の周波
数の基本波と、その奇数次高調波のみからなり、そのほ
かのスプリアスは含まない。
【００７７】なお、減算回路の計算時間がクロック信号
に比べて無視できないほど大きい場合には、Ｏ／Ｆ信号
を１クロック遅延させ、その遅延時間の間に減算を行わ
せればよい。
【００７８】また、Ｔ・ＦＦ８はワンショット・マルチ
バイブレータであってもよい。
【００７９】図１８は本発明の別の実施例を示す図であ
る。この図において、数字符号１はアキュムレータ、６
１は遅延時間を計算するための演算回路、３はワンショ
ット・マルチバイブレータ、４は積分器、７はコンパレ
ータ、８はトグル・フリップフロップ（Ｔ・ＦＦ）、９
は周波数設定用データの入力端子、１０はクロック用の
入力端子、１１はコンパレータ７への基準電圧の入力端
子、１２は出力端子、１３は分圧比として分子分母の両
者が設定可能な分圧器を表している。
【００８０】この実施例では第一の実施例と、（（Ｋ−
Ｄ）／Ｋ）・Ｔの遅延の発生の方法が異なる。アキュム
レータのＯ／Ｆ信号の立ち上がりと同時に、積分器４の
時間積分を開始する。積分器４の出力電圧の時間変化を
図１９（ａ）に示す。積分の開始から時間Ｔ経過後の積
分器の電圧をＶｓと定義し、基準電圧１１には電圧Ｖｓ
／２p を印加しておく（ｃ）。図２０には分圧比として
分子分母の両者が設定可能な分圧器１３の構成例を示
す。３６〜４７はデジタル信号入力１でオフ、０でオン
状態に制御されるスイッチ、４８〜５５は抵抗２m ｒ0
（ｍ＝０、１・・・２ｐ−１）の抵抗器、５６〜５９は
抵抗２n ｒ0 （ｎ＝０、１・・・ｐ−１）の抵抗器であ
る。抵抗アレイａが２ｐビット、抵抗アレイｂがｐビッ
ト（図２０ではｐ＝４）で構成され、入力ａ0 、ａ1 、
・・・ａ2p-1で表される２進数をａ、入力ｂ0 、ｂ1 、
・・・ｂp-1 で表される２進数をｂとすると、分圧比は
ｂ／（ａ＋ｂ）で表される。ａとして２p （Ｋ−Ｄ）−
Ｋを演算回路６１により計算して与え、ｂとしてＫを設
定すれば、図１９に示す通り積分の開始から時間Ｔ経過
後の分圧器１３の出力電圧は（Ｋ／（Ｋ−Ｄ））・Ｖｓ
／２p となり、時間積分の開始から（（Ｋ−Ｄ）／Ｋ）
・Ｔ経過後、分圧器１３の出力電圧（ｂ）は基準電圧
（ｃ）に一致する。従って分圧器１３の出力電圧（ｂ）
と基準電圧（ｃ）の電圧を電圧コンパレータ７で比較す
ることにより、（（Ｋ−Ｄ）／Ｋ）・Ｔのタイミングを
発生させることができる。
【００８１】分圧器１３の出力電圧が基準電圧１１を超
えた場合にコンパレータ７の出力が１になるとすると、
コンパレータ７の立ち上がりの周波数は（Ｋ／Ｍ）・ｆ
CLKになっている。この場合、Ｔ・ＦＦ８を立ち上がり
動作とすれば、この出力はデューティ比５０％の方形波
であり、周波数成分は（Ｋ／２Ｍ）・ｆCLK の周波数の
基本波と、その奇数次高調波のみからなり、そのほかの
スプリアスは含まない。
【００８２】なお、減算回路の計算時間がクロック信号
に比べて無視できないほど大きい場合には、Ｏ／Ｆ信号
を１クロック遅延させ、その遅延時間の間に減算を行わ
せればよい。
【００８３】また、Ｔ・ＦＦ８はワンショット・マルチ
バイブレータであってもよい。
【００８４】本実施例では、コンパレート電圧の片方を
固定することができるため、第一の実施例に比べ高周波
化が実現できる。
【００８５】図２１は本発明の更に別の実施例を示す図
である。この図において、数字符号１はアキュムレー
タ、２は遅延時間を計算するための減算回路、３はワン
ショット・マルチバイブレータ、４、１５は積分器、
５、６は分圧比が可変である分圧器、７はコンパレー
タ、８、１４はトグル・フリップフロップ（Ｔ・Ｆ
Ｆ）、９は周波数設定用データの入力端子、１０はクロ
ック用の入力端子、１２は出力端子、１６はそれまでに
入力された電圧の最大値を出力するピーク検出器を表し
ている。
【００８６】本発明の図１３の実施例では、基準電圧１
１を時間Ｔ経過後の積分器４の電圧Ｖｓに一致させる
か、あるいは基準電圧１１にＶｓを一致させるように積
分器４の時定数を調整しておく必要がある。本発明の図
２１の実施例は、図１３の実施例において基準電圧とし
て自動的にＶｓを与える回路を付加し、基準電圧の設定
を省略できる構成である。付加回路はＴ・ＦＦ１４、積
分器１５、ピーク検出器１６から構成される。
【００８７】図２２はＶｓを自動的に与える付加回路の
動作を示すタイムチャートである。図２２（ａ）で示す
クロック入力９はＴ・ＦＦ１４で１／２分周され、
（ｂ）で示す周期が２Ｔでデューティ比５０％の方形波
となる。この信号は積分器４と同じ時定数を持つ積分器
１５により積分され、最大電圧がＶｓの鋸歯波形（ｃ）
になる。この信号を、入力信号の最大電圧を保つピーク
検出器１６に入力することで、積分の開始から時間Ｔ経
過後の積分器４の電圧Ｖｓと同じ電圧（ｄ）が得られ
る。
【００８８】図２３にはピーク検出器１６の構成例を示
す。この図において、数字符号２１はオペアンプ、６０
はダイオード、６１はコンデンサを表している。入力Ｖ
inに入力される信号の最大の電圧がＶout に出力され
る。
【００８９】
【発明の実施の形態３】次に図２４−図４１により本発
明の別の実施の形態を説明する。本実施形態において
は、周波数変動を含む全加算器のオーバーフロー信号
（あるいはＭＳＢ）の各パルスを、周波数の変動分を打
ち消すように遅延をさせることにより、周波数変動のな
いパルスを出力させる。この際各パルスの周波数の変動
分は、Ｄラッチの出力からデータ変換回路により求め
る。さらに、遅延を行う目的のためにオーバーフロー信
号（あるいはＭＳＢ）の各パルスの立ち上がりまたは立
ち下がりと同時に積分器において時間積分を開始し、積
分器出力が基準電圧を超えると同時にパルスを出力させ
る。積分器出力の時間係数と基準電圧両者を周波数設定
データとデータ変換回路の出力に基づいて変化させるこ
とにより、遅延時間をパルス毎にコントロールする。
【００９０】この構成により、従来のようにＲＯＭやＤ
／Ａ変換器を用いることなく任意の周波数を発生するこ
とができ、かつ周期的な周波数変動を原理的に０にする
ことができる。
【００９１】図２４は本発明の実施例を示す図である。
この図において、数字符号１は全加算器、２はＤラッ
チ、３はパルス幅変換回路、４はデータ変換回路、５は
積分器、６は基準電圧発生器、７はコンパレータ、８は
トグル・フリップフロップ（Ｔ・ＦＦ）、９はクロック
用の入力端子、１０は周波数設定データの入力端子、１
１は出力端子、２７は遅延回路を表している。
【００９２】図２５はこの実施例の動作を示すタイミン
グチャートである。全加算器１およびＤラッチ２のビッ
ト数ｎを３とすると、全加算器１は出力がＭ＝２n ＝８
以上になるとオーバーフローを起こす。周波数設定デー
タＫは２n-1 以下の任意の整数を設定することができ
る。Ｋ＝３とすると、クロックの入力ごとにＤラッチ２
の出力Ｄは３、６と累算される。Ｄラッチ２の出力が６
のとき、全加算器１の出力は９となるのでオーバーフロ
ー（Ｏ／Ｆ）信号が出力される。次のクロック入力でＤ
＝９となるが、Ｄラッチはいま３ビットであり、８から
の超過分１を出力する。このとき全加算器１の出力は４
となるので、Ｏ／Ｆ信号はリセットされる。
【００９３】このＤラッチ２の出力データＤは図２５
（ａ）に示す階段波形となる。ここで横軸は時間であ
り、その刻みはクロックの周期Ｔ（Ｔ＝１／ｆCLK ）に
なっている。また、縦軸は２進数のＤラッチ２の出力を
１０進数で表している。
【００９４】Ｏ／Ｆ信号の時間変化は図２５（ｂ）に示
すようにパルス状となり、その平均周期は（Ｍ／Ｋ）・
Ｔ（この例では（８／３）・Ｔ）となっていることが分
かる。すなわち、入力データＫを設定することにより、
平均周波数（Ｋ／Ｍ）・ｆCL K のＯ／Ｆ信号が得られ
る。ＭがＫの倍数でない場合、Ｏ／Ｆ信号にはＭ・Ｔの
周期で平均周波数（Ｋ／Ｍ）・ｆCLK からの位相のずれ
が発生し、このずれのためにＯ／Ｆ信号には平均周波数
以外に大きなスプリアス（不要波）成分が含まれる。
【００９５】Ｏ／Ｆ信号における各パルスの平均周波数
からの周期的な位相のずれをなくすために、本発明では
次に述べる手段を用いる。すなわち、Ｏ／Ｆ信号を、パ
ルスが入力された後（（Ｘ1 −Ｄ）／Ｋ）・Ｔ経過した
時点でパルスを発生する遅延回路２７に入力する。Ａを
２n ／Ｋを超えない最大の整数とすると、Ｘ1 は２n以
上２n ＋（Ａ−１）Ｋ未満の任意整数である。Ｘ1 ＝２
n としたときの遅延回路２７の出力信号を図２５（ｃ）
に示す。例えば時間２ＴにおいてＯ／Ｆ信号が立ち上が
った後、（（８−６）／３）・Ｔ、すなわち（２／３）
・Ｔ経過した時点でパルスを出力する。Ｏ／Ｆ信号の各
パルスについてそれぞれ（（Ｘ1 −Ｄ）／Ｋ）・Ｔで与
えられる遅延を行うことにより、その出力はＯ／Ｆ信号
の平均周期（Ｍ／Ｋ）・Ｔに正確に一致する。
【００９６】この過程を実現するために、全加算器１の
Ｏ／Ｆ信号の立ち上がりに同期してパルス幅変換回路４
の出力が立ち上がり、これと同時に、積分器５の時間積
分を開始するようにする。図２６には積分器５の構成例
を示す。この図において、数字符号１２は入力Ｋの数だ
けＯＮになる電流スイッチ・アレイ、１３はスイッチ、
１４はコンデンサを表している。
【００９７】電流スイッチ・アレイ１２は複数の電流ス
イッチが並列接続された構成になっており、入力Ｋに比
例した電流が出力される。単位電流（ひとつの電流スイ
ッチから流れ出る電流）をＩとすると、電流スイッチ・
アレイ１２から流れ出る電流はＫＩである。スイッチ１
３は、パルス幅変換回路３出力により制御される。パル
ス幅変換回路３は、全加算器１のＯ／Ｆ信号の立ち上が
りに同期して立ち上がり、その状態を１＋（Ｘ1 −２
n ）／Ｋクロック（Ｔ）を超えＡクロック未満分の適当
な時間保つ働きをする。すなわち、パルス幅１クロック
（Ｔ）のＯ／Ｆ信号を、１＋（Ｘ1 −２n ）／Ｋクロッ
クを超えＡクロック未満の任意のパルス幅に変更する。
パルス幅変換回路３として、例えばワンショット・マル
チバイブレータを用いることができる。スイッチ１３の
制御信号入力にはパルス幅変換回路３の出力が入力され
る。スイッチ１３はパルス幅変換回路がパルスを出力し
ているときにａ側を選択しそれ以外のときにはｂ側を選
択する。パルス幅変換回路３がオフの状態では、コンデ
ンサ１４の電荷は放電され、出力は０となる。パルス幅
変換回路３が立ち上がると、スイッチ１３がａ側に切り
替わり、コンデンサ１４の充電が開始される。コンデン
サ１４の容量をＣとすると、パルス幅変換回路３の立ち
上がりから時間ｔ経過後の出力電圧は、ＫＩｔ／Ｃと表
される。
【００９８】図２８（ａ）には積分器４の出力電圧の時
間変化を示す。ここで、横軸はパルス幅変換回路３の立
ち上がりからの時間、すなわち積分開始からの時間ｔで
ある。
【００９９】データ変換回路４はＤラッチ２の出力Ｄか
らＸ1 −Ｄを求める。この計算には全減算器を使うこと
もできるが、Ｘ1 として２の倍数を選ぶともっと簡単な
回路で構成することが出来る。例えばＸ1 ＝２n とする
と、２n がＤよりも大きい２の倍数であることから、Ｘ
1 −Ｄは、Ｄの２進数ｎビット表示の２の補数として得
られる。２の補数は、全ビットを反転し、それに１を加
算することで得られる。例えば、ｎ＝３、Ｄ＝６の場合
を考えると、Ｄの２進数表示（１１０）の２の補数は
（０１０）であり、２n −Ｄ＝８−６＝２と一致する。
【０１００】図２９にデータ変換回路４の構成例を示
す。この図において、数字符号１７〜１９はインバー
タ、２０〜２２は半加算器を表している。半加算器２０
において、端子ａ０、ｂ０は入力、ｓ０は出力、ｃ０は
桁上げを示す。データ変換回路の入力は下位からＤ０、
Ｄ１、Ｄ２、出力は下位からＤ０’、Ｄ１’、Ｄ２’で
表した。最下位ビットの半加算器２０には、常に１を入
力する。このように、２の補数を求める回路は、１ビッ
トあたり、インバータ１個と、半加算器１個で構成でき
るので、全減算器よりも少ないゲート数でデータ変換回
路を構成することができる。なお、Ｄラッチ２に反転出
力が設けられたものを使用すれば、インバータ１７〜１
９は不要になる。
【０１０１】図２７には基準電圧発生器６の構成例を示
す。この図において、数字符号１５は入力２n −Ｄの数
だけＯＮになる電流スイッチ・アレイ、１６は抵抗器を
表している。
【０１０２】電流スイッチ・アレイ１５からは、単位電
流をＩとすると、（Ｘ1 −Ｄ）・Ｉの電流が流れ出す。
抵抗器１６の抵抗をＲとすると、電圧降下により（Ｘ1
−Ｄ）・ＩＲの電圧が出力に発生する。
【０１０３】図２８から明らかなように、積分の開始か
ら（（Ｘ1 −Ｄ）／Ｋ）・ＣＲ経過後、積分器５の出力
電圧（ａ）は基準電圧発生器６の出力電圧（ｂ）に一致
する。ＣＲ＝Ｔとなるように、コンデンサ１４の容量Ｃ
および抵抗器１６の抵抗Ｒを決め、この両者の電圧を電
圧コンパレータ７で比較することにより、（（Ｘ1 −
Ｄ）／Ｋ）・Ｔのタイミングを発生させることができ
る。
【０１０４】積分器５の出力電圧が基準電圧発生器６の
出力電圧を超えた場合にコンパレータ７の出力が１にな
るとすると、コンパレータ７の立ち上がりの周波数は
（Ｋ／Ｍ）・ｆCLK になっている。この場合、Ｔ・ＦＦ
８を立ち上がり動作とすれば、この出力はデューティ比
５０％の方形波であり、周波数成分は（Ｋ／２Ｍ）・ｆ
CLK の周波数の基本波と、その奇数次高調波のみからな
り、そのほかのスプリアスは含まない。
【０１０５】なお、Ｔ・ＦＦ８は、入力パルスの立ち上
がり、または、立ち下がりごとに出力信号の極性を反転
させる２安定マルチバイブレータ（Ｔ・ＦＦ）を例示す
るが、入力パルスの立ち上がり、または、立ち下がりご
とに一定時間幅のパルスを出力する１安定マルチバイブ
レータ（ワンショット・マルチバイブレータ）とするこ
とも可能である。
【０１０６】図３０は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、２８はデータ変換回路、５は積分器、６は基準電
圧発生器、７はコンパレータ、８はトグル・フリップフ
ロップ（Ｔ・ＦＦ）、９はクロック用の入力端子、１０
は周波数設定データの入力端子、１１は出力端子、２９
は遅延回路を表している。
【０１０７】図２４の実施例ではＯ／Ｆ信号を遅延させ
ることによりスプリアスのないシンセサイザ出力を得る
が、全加算器１出力の最上位ビット（ＭＳＢ）のパルス
の立ち上がりを（（Ｘ2 −Ｄ）／Ｋ）・Ｔ（ここでＸ2
は２n-1 以上の適当な整数）遅延させることによっても
同様なシンセサイザ出力を得ることができる。
【０１０８】図３１はこの実施例の動作を示すタイミン
グチャートである。（ａ）はＫ＝３、ｎ＝３のときのＤ
ラッチ２の出力データＤの時間変化を、（ｂ）は全加算
器１のＭＳＢ出力をそれぞれ示している。（ｃ）にはＸ
2 ＝２n-1 としたときの遅延回路２９の出力を示す。遅
延回路２９は、ＭＳＢ信号を入力とし、パルスが入力さ
れた後（（Ｘ2 −Ｄ）／Ｋ）・Ｔ経過した時点でパルス
を発生する。例えば、時間ＴにおいてＭＳＢが立ち上が
った後、（（２3-1 −３）／３）・Ｔ、すなわち（１／
３）・Ｔ経過した時点で立ち上がるパルスを出力する。
ＭＳＢの各パルスについてそれぞれ（（２n-1 −Ｄ）／
Ｋ）・Ｔで与えられる遅延を行うことにより、その出力
は正確に（Ｍ／Ｋ）・Ｔ周期になる。従ってＴ・ＦＦ８
の出力はデューティ比５０％の方形波であり、周波数成
分は（Ｋ／２Ｍ）・ｆCLK の周波数の基本波と、その奇
数次高調波のみからなり、そのほかのスプリアスは含ま
ない。
【０１０９】図２４の実施例ではデータ変換回路４によ
りＸ1 −Ｄを得るが、図３０の実施例ではデータ変換回
路２８によりＸ2 −Ｄを得る。また、第二の実施例で
は、ＭＳＢの各パルスが長いパルス幅を持つことから、
図２４の実施例で必要だったパルス幅変換回路３は不要
である。ただし、パルス幅変換回路がない場合、Ｘ2 の
任意性はなくなり、Ｘ2 ＝２n-1 でなければならない。
図２４の実施例と同様に全加算器１と積分器５の間にパ
ルス幅変換回路を挿入し、パルス幅を１＋（Ｘ2−２n-1
）／Ｋクロックを超えＡクロック未満とすれば、Ｘ2
を２n-1 以上２n- 1 ＋（Ａ−１）Ｋ未満の任意整数とす
ることができる。
【０１１０】図３２は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、３０はデータ変換回路、５は積分器、６は基準電
圧発生器、７はコンパレータ、８はトグル・フリップフ
ロップ（Ｔ・ＦＦ）、９はクロック用の入力端子、１０
は周波数設定データの入力端子、１１は出力端子、３１
は遅延回路を表している。
【０１１１】本実施例では全加算器１のＯ／Ｆ信号のパ
ルスの立ち下がりを（（Ｘ3 −Ｄ）／Ｋ）・Ｔ（ここで
Ｘ3 は周波数設定データＫ以上の適当な整数）遅延させ
ることによってスプリアスのないシンセサイザ出力を得
る。これを実現するために、データ変換回路３０はＸ3
及びその時点でのＤラッチ２出力ＤからＸ3 −Ｄを出力
する。
【０１１２】図３３はこの実施例の動作を示すタイミン
グチャートである。（ａ）はＫ＝３、ｎ＝３のときのＤ
ラッチ２の出力データＤの時間変化を、（ｂ）は全加算
器１のＯ／Ｆ信号出力をそれぞれ示している。（ｃ）に
はＸ3 ＝Ｋとしたときの遅延回路３１の出力を示す。遅
延回路３１は、Ｏ／Ｆ信号を入力とし、パルスの立ち下
がり後（（Ｘ3 −Ｄ）／Ｋ）・Ｔ経過した時点でパルス
を発生する。例えば、時間３ＴにおいてＯ／Ｆが立ち下
がった後、（（３−１）／３）・Ｔ、すなわち（２／
３）・Ｔ経過した時点で立ち上がるパルスを出力する。
Ｏ／Ｆの各パルスについてそれぞれ（（Ｘ3 −Ｄ）／
Ｋ）・Ｔで与えられる遅延を行うことにより、その出力
は正確に（Ｍ／Ｋ）・Ｔ周期になる。従ってＴ・ＦＦ８
の出力はデューティ比５０％の方形波であり、周波数成
分は（Ｋ／２Ｍ）・ｆCLK の周波数の基本波と、その奇
数次高調波のみからなり、そのほかのスプリアスは含ま
ない。
【０１１３】図３２の実施例では、図２４、図３０の実
施例とは異なり、遅延回路は入力の立ち下がりで遅延を
開始する。従って積分器５は入力の立ち下がりで時間積
分を開始する必要があり、図２６のスイッチ１３は、制
御信号入力が０の場合にａ側が選択されるものを使用す
る。図３２の実施例においても、図２４の実施例で必要
であったパルス幅変換回路３は不要である。ただし、パ
ルス幅変換回路がない場合、Ｘ3 の任意性はなくなり、
Ｘ3 ＝Ｋでなければならない。図２４の実施例と同様に
全加算器１と積分器５の間にパルス幅変換回路を挿入
し、パルス幅を１＋（Ｘ3 −Ｋ）／Ｋクロックを超えＡ
クロック未満とすれば、Ｘ3 をＫ以上Ｋ＋（Ａ−１）Ｋ
未満の任意整数とすることができる。
【０１１４】図３４は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、３２はデータ変換回路、５は積分器、６は基準電
圧発生器、７はコンパレータ、８はトグル・フリップフ
ロップ（Ｔ・ＦＦ）、９はクロック用の入力端子、１０
は周波数設定データの入力端子、１１は出力端子、３３
は遅延回路を表している。
【０１１５】本実施例は全加算器１のＭＳＢ信号のパル
スの立ち下がりを（（Ｘ4 −Ｄ）／Ｋ）・Ｔ（ここでＸ
4 は２n 以上の適当な整数）遅延させることによってス
プリアスのないシンセサイザ出力を得る構成になってい
る。これを実現するために、データ変換回路３２はＸ4
及びその時点でのＤラッチ２出力ＤからＸ4 −Ｄを出力
する。
【０１１６】図３５はこの実施例の動作を示すタイミン
グチャートである。（ａ）はＫ＝３、ｎ＝３のときのＤ
ラッチ２の出力データＤの時間変化を、（ｂ）は全加算
器１のＭＳＢ信号出力をそれぞれ示している。（ｃ）に
はＸ4 ＝２n としたときの遅延回路３３の出力を示す。
遅延回路３３は、ＭＳＢ信号を入力とし、パルスの立ち
下がり後（（Ｘ4 −Ｄ）／Ｋ）・Ｔ経過した時点でパル
スを発生する。例えば、時間２ＴにおいてＭＳＢが立ち
下がった後、（（８−６）／３）・Ｔ、すなわち（２／
３）・Ｔ経過した時点で立ち上がるパルスを出力する。
ＭＳＢの各パルスについてそれぞれ（（Ｘ4 −Ｄ）／
Ｋ）・Ｔで与えられる遅延を行うことにより、その出力
は正確に（Ｍ／Ｋ）・Ｔ周期になる。従ってＴ・ＦＦ８
の出力はデューティ比５０％の方形波であり、周波数成
分は（Ｋ／２Ｍ）・ｆCLK の周波数の基本波と、その奇
数次高調波のみからなり、そのほかのスプリアスは含ま
ない。
【０１１７】図３４の実施例においても、図２４の実施
例で必要だったパルス幅変換回路３は不要である。ただ
し、パルス幅変換回路がない場合、Ｘ4 の任意性はなく
なり、Ｘ4 ＝２n でなければならない。図２４の実施例
と同様に全加算器１と積分器５の間にパルス幅変換回路
を挿入し、パルス幅を１＋（Ｘ4 −２n ）／Ｋクロック
を超えＡクロック未満とすれば、Ｘ4 を２n 以上２n ＋
（Ａ−１）Ｋ未満の任意整数とすることができる。
【０１１８】図３６は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、３はパルス幅変換回路、４はデータ変換回路、５
は積分器、６は基準電圧発生器、７はコンパレータ、２
３はワンショット・マルチバイブレータ、９はクロック
用の入力端子、１０は周波数設定データの入力端子、１
１は出力端子、２７は遅延回路を表している。
【０１１９】本実施例は図２４の実施例におけるＴ・Ｆ
Ｆ８を、ワンショット・マルチバイブレータ２３に置き
換えたもので、入力クロックをｆCLK とすると、出力周
波数はｆOUT ＝（Ｋ／Ｍ）・ｆCLK で表される。
【０１２０】なお、図３０、図３２、図３４の実施例に
おいても、上記と同様にワンショット・マルチバイブレ
ータの利用が可能である。
【０１２１】図３７は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、３はパルス幅変換回路、４はデータ変換回路、５
は積分器、６は基準電圧発生器、７はコンパレータ、８
はトグル・フリップフロップ（Ｔ・ＦＦ）、９はクロッ
ク用の入力端子、１０は周波数設定データの入力端子、
１１は出力端子、３５は遅延回路、３４はＤ・ＦＦを表
している。
【０１２２】本実施例は図２４の実施例における全加算
器１のオーバーフロー信号（Ｏ／Ｆ）とパルス幅変換回
路３の入力の間にＤ・ＦＦ３４を挿入した構成であり、
基準電圧の発生のタイミングよりも積分の発生のタイミ
ングを遅らせることで、基準電圧発生器６の出力電圧が
十分に安定してから積分器５の出力電圧と比較動作を行
うことを目的としている。
【０１２３】図３８はこの実施例の動作を示すタイミン
グチャートである。（ａ）はＫ＝３、ｎ＝３のときのＤ
ラッチ２の出力データＤの時間変化を、（ｂ）は全加算
器１のオーバーフロー信号を、（ｃ）は積分器５の出力
電圧及び基準電圧発生器６の出力電圧を、（ｄ）はＸ1
＝２n としたときの遅延回路３５の出力信号を示してい
る。
【０１２４】図３８（ｃ）に示すとおり、基準電圧発生
から１クロック周期経過後に積分を開始することによ
り、基準電圧が確実に安定してから比較動作を行うこと
になるので、基準電圧発生と積分開始のタイミングが同
じ場合に比べて良好な遅延回路の直線性が得られ、結果
としてスプリアス特性の良好なシンセサイザ出力が得ら
れる。
【０１２５】なお、図３０〜図３６の実施例において
も、上記と同様に積分開始と基準電圧発生のタイミング
をずらすことが可能である。
【０１２６】図３９は本発明の別の実施例を示す図であ
る。この図において、数字符号１は全加算器、２はＤラ
ッチ、３はパルス幅変換回路、４はデータ変換回路、５
は積分器、６は基準電圧発生器、７はコンパレータ、８
はトグル・フリップフロップ（Ｔ・ＦＦ）、９はクロッ
ク用の入力端子、１０は周波数設定データの入力端子、
１１は出力端子、３４はＤ・ＦＦ、３７は遅延回路を表
している。
【０１２７】本実施例は第一の実施例における基準電圧
発生器６を積分器５と同じ回路構成の積分器により構成
することにより、積分器５と基準電圧発生回路６のパラ
メータを無調整とすることを目的としている。
【０１２８】本実施例の積分器５の構成例を図４０に、
基準電圧発生器６の構成例を図４１に示す。図４０にお
いて、数字符号１２は電流スイッチアレイ、１４はコン
デンサ、３８はスイッチを示している。また、図４１に
おいて、数字符号１５は電流スイッチアレイ、１４はコ
ンデンサ、３９はスイッチを示している。図４１に示す
基準電圧発生器６の出力は入力インピーダンスの高いコ
ンパレータ７の入力に接続されるので、基準電圧発生器
６において電流スイッチアレイ１５及びスイッチ３９す
べてがＯＦＦ状態の場合、コンデンサ１４の両端の電圧
は保持される。すなわち、コンデンサ１４に電流スイッ
チ１５から電流を流し込み、所望の電圧にした後、すべ
てのスイッチをＯＦＦにすることで、この所望の電圧が
保持されることになる。スイッチ３９にリセット信号を
入力する（スイッチ３９をＯＮにする）ことにより、コ
ンデンサ１４の両端の電圧はゼロにリセットされる。
【０１２９】図４２はこの実施例の動作を示すタイミン
グチャートである。（ａ）はＫ＝３、ｎ＝３のときのＤ
ラッチ２の出力データＤの時間変化を、（ｂ）は全加算
器１のオーバーフロー信号を、（ｃ）は積分器５の出力
電圧及び基準電圧発生器６の出力電圧を、（ｄ）はＸ1
＝２n としたときの遅延回路３７の出力信号を示してい
る。
【０１３０】図４２（ｂ）に示すオーバーフロー信号が
１である期間、基準電圧発生器６は積分を継続する。す
なわちオーバーフロー信号が１である期間には、基準電
圧発生器６にＸ1 −Ｄのデータが設定され、コンデンサ
１４の両端の電圧はＸ1 −Ｄに比例した傾きで増加し、
オーバーフロー信号が０に戻ると同時に、基準電圧発生
器６のすべてのスイッチをＯＦＦにし、コンデンサ１４
の両端の電圧を保持する。さらに積分器５はオーバーフ
ロー信号が０に戻ると同時に積分を開始する。積分器５
を構成するコンデンサ１４の両端の電圧はＫに比例した
傾きで増加するので、この電圧が基準電圧発生器６の出
力電圧と一致するまでの時間は（（Ｘ1−Ｄ）／Ｋ）・
Ｔで表される。従って、コンパレータ７の出力信号の立
ち上がりは正確に等間隔に並ぶことになる。
【０１３１】本実施例では、積分器５と基準電圧発生器
６を同じ構成で実現できるので、集積化した場合、両者
が発生する電圧の相対誤差を微小にすることが可能であ
り、無調整で精度が良い遅延回路が実現できる利点があ
る。なお、図３０−図３６の実施例においても、上記と
同様に基準電圧発生器６を積分器５と同じ構成で実現す
ることが可能である。
【０１３２】
【発明の効果】本発明は、従来のダイレクト・デジタル
・シンセサイザで使われていたクロック入力部のアキュ
ムレータのかわりに分周回路を用いることまたは、アキ
ュムレータの出力に所定の遅延を加えることで、従来の
ダイレクト・デジタル・シンセサイザより設定できる周
波数の任意性が高く、より低消費電力、より高周波での
シンセサイザ動作が可能である。また、従来技術で必要
であったＲＯＭを用いないことも、シンセサイザの低消
費電力、高周波化に効果がある。さらに、シンセサイザ
出力の周期的な周波数変動は原理的に０であり、これに
起因するスプリアスが存在しない利点がある。
【図面の簡単な説明】
【図１Ａ】本発明の基本構成を示す図である。
【図１Ｂ】本発明の第一の実施例を示す図である。
【図２】本発明の第一の実施例の詳細を示す図である。
【図３】分周回路５３の構成例を示す図である。
【図４】制御回路３の構成例を示す図である。
【図５】パルス除去回路４の構成例を示す図である。
【図６】遅延回路５の構成例を示す図である。
【図７】第一の実施例の動作を示すタイミングチャート
である。
【図８】積分器２４、２６の構成例及び動作例を示す図
である。
【図９】遅延回路５の構成例（図５）の動作を示すタイ
ミングチャートである。
【図１０】分圧器２８、２９の構成例を示す図である。
【図１１】本発明第二の実施例を示す図である。
【図１２】従来のダイレクト・デジタル・シンセサイザ
の構成を示す図である。
【図１３】本発明の別の実施例を示す図である。
【図１４】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図１５】積分器４の構成例及び動作例を示す図であ
る。
【図１６】分圧器５、６の構成例を示す図である。
【図１７】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図１８】本発明の別の実施例を示す図である。
【図１９】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図２０】分圧器１３（分子分母設定型）の構成例を示
す図である。
【図２１】本発明の別の実施例を示す図である。
【図２２】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図２３】ピーク検出器の構成例を示す図である。
【図２４】本発明の更に別の実施例を示す図である。
【図２５】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図２６】積分器５の構成例を示す図である。
【図２７】基準電圧発生器６の構成例を示す図である。
【図２８】積分器５および基準電圧発生器６の動作を示
すタイムチャートである。
【図２９】データ変換回路４の構成例を示す図である。
【図３０】本発明の更に別の実施例を示す図である。
【図３１】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図３２】本発明の上記の実施例を示す図である。
【図３３】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図３４】本発明の更に別の実施例を示す図である。
【図３５】本発明の上記の実施例の動作を示すタイムチ
ャートである。
【図３６】本発明の更に別の実施例を示す図である。
【図３７】本発明の更に別の実施例を示す図である。
【図３８】図３７の実施例の動作タイムチャートであ
る。
【図３９】本発明の更に別の実施例を示す図である。
【図４０】図３９における積分器を示す。
【図４１】図３９における基準電圧発生器を示す。
【図４２】図３９の実施例の動作タイムチャートを示
す。
【符号の説明】
１ Ａカウンタ ２ Ｍカウンタ ３ 制御回路 ４ パルス除去回路 ５ 遅延回路 ６ Ｔ・ＦＦ ７ データ変換回路 ８ データ入力端子 ９ クロック入力端子 １０ 出力端子 １１、１８、５４ Ｄラッチ １２、１９、２０ Ｄ・ＦＦ １３、２１、５６ ＡＮＤゲート １４ マルチプレクサ １５ コンパレータ（デジタル数値比較） １６ 全加算器 １７、２２ Ｄ・ＦＦ ２３ Ｄ・ＦＦ ２４、２６ 積分器 ２５ Ｔ・ＦＦ ２７ ピーク検出器 ２８、２９ 分圧器 ３０ コンパレータ（電圧比較） ３１ マルチプレクサ ３２ オペアンプ ３３ スイッチ ３４ 抵抗器 ３５ コンデンサ ３６〜３９ スイッチ ４０〜４４ 抵抗器 ４５〜４７ 抵抗器 ４８ ワンショット・マルチバイブレータ ４９ アキュムレータ ５０ ＲＯＭ ５１ ＤＡＣ ５２ ローパスフィルタ ５３ 分周回路 ５５ インバータ ６１ マルチプレクサ ６２ アキュムレータ ６３ データ変換制御回路 １０１ デジタパルス発生回路 １０２ データ変換回路 １０３ 分数設定型遅延回路

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ＜Ｍ／２（Ｍ、Ｎは整数）を満たす周
    波数設定データＮ及びクロック（クロック周期Ｔ）を入
    力とし、 クロックパルスが前記整数Ｍ個入力される時間内に前記
    Ｎ個のパルスを出力するデジタルパルス発生回路と、 このデジタルパルス発生回路の出力パルスとパルス数が
    等しく等時間間隔に並ぶ仮想的なパルス列と、前記デジ
    タルパルス発生回路の出力パルスとの、立ち上がり時間
    の差に比例した整数Ｘを、前記整数Ｍと前記デジタルパ
    ルス発生回路の内部データから得るデータ変換回路と、 前記デジタルパルス発生回路の出力パルスを入力してか
    ら、前記整数Ｘ、前記整数Ｍに従って（Ｘ／Ｍ）・Ｔで
    表される時間経過後にパルスを発生する分数設定型遅延
    回路と、を備えることを特徴とするダイレクト・デジタ
    ル・シンセサイザ。
  2. 【請求項２】 第一の周波数設定データをＮ、第二の周
    波数設定データをＭ（Ｎ＜Ｍ／２，Ｍ、Ｎは整数）と
    し、ＭをＮで割ったときの商をＡ、余りをＵとしたと
    き、 クロックを分周比Ａで分周し、クロックパルスがＭ個入
    力される毎にリセットされる分周回路と、 この分周回路の出力を入力とし、クロックパルスがＭ個
    入力される時間内にＮ個のパルスを出力するパルス除去
    回路と、 このパルス除去回路出力の各パルスをパルス毎に遅延を
    施し、遅延後の各パルスを等間隔にする遅延回路と、 前記分周回路と前記パルス除去回路と前記遅延回路に設
    定するデータを出力するデータ変換制御回路と、を備え
    ることを特徴とするダイレクト・デジタル・シンセサイ
    ザ。
  3. 【請求項３】 第一の周波数設定データをＮ、第二の周
    波数設定データをＭ（Ｎ＜Ｍ／２，Ｍ、Ｎは整数）と
    し、ＭをＮで割ったときの商をＡ、余りをＵとしたと
    き、 前記第一の周波数設定データＮ及び前記第二の周波数設
    定データＭからＡ、Ｕ、Ａ・Ｎ、及び−Ａ・Ｎを得るデ
    ータ変換回路と、 前記データＡ、Ｍとクロックを入力し、クロックパルス
    がＭ個入力される時間内に、［Ｍ／Ａ］個のパルスを含
    む信号ＣＡ、及びクロックパルスがＭ個入力される時間
    内にひとつのパルスを含む信号ＣＭ、を出力する分周回
    路と、 この分周回路のＣＡ信号を入力し、この信号からクロッ
    クパルスがＭ個入力される時間内に［Ｕ／Ａ］個のパル
    スを除去するパルス除去回路と、 前記ＣＡ、ＣＭ、Ｕ、Ａ・Ｎ、−Ａ・Ｎ、及びクロック
    を入力し、内部データＲを記憶する手段を持ち、ＣＡパ
    ルスの入力毎にＲ＜Ａ・Ｎの場合にＲ＝Ｒ＋Ｕを計算し
    て出力し、Ｒ≧Ａ・Ｎの場合にＲ＝Ｒ−Ａ・Ｎを計算し
    て出力し、Ｒ＜Ａ・Ｎの場合とＲ≧Ａ・Ｎの場合とで逆
    のレベルの信号Ｃを出力し、さらに前記ＣＭ信号が入力
    された場合Ｒを０にリセットすることにより、前記パル
    ス除去回路の出力パルスとパルス数が等しく等時間間隔
    に並ぶ仮想的なパルス列と、前記パルス除去回路の出力
    パルスとの、立ち上がり時間の差に比例した値Ｒを計算
    し出力する制御回路と、 前記パルス除去回路の出力信号をトリガとし、前記第一
    の周波数設定データＮ及び前記制御回路の出力Ｒに基づ
    き、クロック周期をＴとしたとき（Ｒ／Ｎ）Ｔの時間経
    過後にパルスを発生する遅延回路と、を備えることを特
    徴とする請求項２記載のダイレクト・デジタル・シンセ
    サイザ。
  4. 【請求項４】 請求項２または３に記載のダイレクト・
    デジタル・シンセサイザにおいて、 前記遅延回路出力の立ち上がり、または、立ち下がりご
    とに出力信号の論理レベルを変える２安定マルチバイブ
    レータ（Ｔ・ＦＦ）を備えることを特徴とするダイレク
    ト・デジタル・シンセサイザ。
  5. 【請求項５】 入力された周波数設定用データＫをクロ
    ックの入力ごとに累積加算するアキュムレータと、 該アキュムレータのオーバーフロー信号によりトリガさ
    れ所定のパルス幅の出力を発生するワンショット・マル
    チバイブレータと、 該ワンショット・マルチバイブレータ出力に同期して時
    間的な積分を行う積分器と、 該積分器の出力をＫ／２p （ｐは整数）の割合で分圧す
    る第１の分圧器と、 前記アキュムレータの内容Ｄと前記周波数設定用データ
    ＫからＫ−Ｄを計算する減算回路と、 Ｄを前記アキュムレータの内容としたときに基準電圧を
    （Ｋ−Ｄ）／２p の割合で分圧する第２の分圧器と、 第１の分圧器の出力と第２の分圧器の出力を比較するコ
    ンパレータと、 該コンパレータの立ち上がりまたは立ち下がりのどちら
    かでパルスを発生するパルス発生器とを備えることを特
    徴とするダイレクト・デジタル・シンセサイザ。
  6. 【請求項６】 入力された周波数設定用データＫをクロ
    ックの入力ごとに累積加算するアキュムレータと、 該アキュムレータのオーバーフロー信号のパルスを適当
    なパルス幅にするワンショット・マルチバイブレータ
    と、 該ワンショット・マルチバイブレータ出力に同期して時
    間的な積分を行う積分器と、 Ｄを前記アキュムレータの内容としたときに前記積分器
    の出力をＫ／（２p （Ｋ−Ｄ））（ｐは整数）に分圧す
    る分圧器と、 前記アキュムレータの内容Ｄと前記周波数設定用データ
    Ｋから前記分圧器の設定データを計算する演算回路と、 該分圧器の出力を外部から設定される基準電圧と比較す
    るコンパレータと、 該コンパレータの立ち上がりまたは立ち下がりのどちら
    かでパルスを発生するパルス発生器とを備えることを特
    徴とするダイレクト・デジタル・シンセサイザ。
  7. 【請求項７】 第２の分圧器の入力として、 クロックの入力を１／２分周するＴ・ＦＦと、 該Ｔ・ＦＦの出力を積分する積分器と、 それまでに入力された最大電圧を出力するピーク検出器
    を接続した請求項５記載のダイレクト・デジタル・シン
    セサイザ。
  8. 【請求項８】 前記パルス発生器は、入力パルスの立ち
    上がり、または、立ち下がりごとに出力信号の極性を反
    転させる２安定マルチバイブレータ（Ｔ・ＦＦ）である
    請求項５〜７のいずれか１項に記載のダイレクト・デジ
    タル・シンセサイザ。
  9. 【請求項９】 前記パルス発生器は、入力パルスの立ち
    上がり、または、立ち下がりごとに一定時間幅のパルス
    を出力する１安定マルチバイブレータである請求項５〜
    ７のいずれか１項に記載のダイレクト・デジタル・シン
    セサイザ。
  10. 【請求項１０】 入力された周波数設定データＫを一方
    の入力とするｎビット全加算器と、 この全加算器の出力を入力データとしクロック入力に従
    ってラッチ動作を行った出力データＤを前記全加算器の
    他方の入力に与えるｎビットＤラッチと、 前記全加算器のオーバーフロー信号のパルスを適当なパ
    ルス幅にするパルス幅変換回路と、 前記Ｄラッチの出力データＤと２n 以上２n ＋（Ａ−
    １）Ｋ未満（Ａは２n ／Ｋを超えない最大の整数）の適
    当な整数Ｘ1 からＸ1 −Ｄを出力するデータ変換回路
    と、 前記パルス幅変換回路出力の始端に同期して入力された
    周波数設定データＫの時間的な積分を開始する積分器
    と、 前記データ変換回路の出力Ｘ1 −Ｄに比例した電圧を出
    力する基準電圧発生器と、 前記積分器の出力と基準電圧発生器の出力を比較するコ
    ンパレータと、 このコンパレータの出力の始端または終端のどちらかで
    パルスを発生するパルス発生器とを備えることを特徴と
    するダイレクト・デジタル・シンセサイザ。
  11. 【請求項１１】 入力された周波数設定データＫを一方
    の入力とするｎビット全加算器と、 この全加算器の出力を入力データとしクロック入力に従
    ってラッチ動作を行った出力データＤを前記全加算器の
    他方の入力に与えるｎビットＤラッチと、 前記Ｄラッチの出力データＤと２n-1 以上２n-1 ＋（Ａ
    −１）Ｋ未満（Ａは２n ／Ｋを超えない最大の整数）の
    適当な整数Ｘ2 からＸ2 −Ｄを出力するデータ変換回路
    と、 前記全加算器出力の最上位ビット（ＭＳＢ）の始端に同
    期して入力された周波数設定データＫの時間的な積分を
    開始する積分器と、 前記データ変換回路の出力Ｘ2 −Ｄに比例した電圧を出
    力する基準電圧発生器と、 前記積分器の出力と基準電圧発生器の出力を比較するコ
    ンパレータと、 このコンパレータの出力の始端または終端のどちらかで
    パルスを発生するパルス発生器とを備えることを特徴と
    するダイレクト・デジタル・シンセサイザ。
  12. 【請求項１２】 入力された周波数設定データＫを一方
    の入力とするｎビット全加算器と、 この全加算器の出力を入力データとしクロック入力に従
    ってラッチ動作を行った出力データＤを前記全加算器の
    他方の入力に与えるｎビットＤラッチと、 前記Ｄラッチの出力データＤと周波数設定データＫ以上
    Ｋ＋（Ａ−１）Ｋ未満（Ａは２n ／Ｋを超えない最大の
    整数）の適当な整数Ｘ3 からＸ3 −Ｄを出力するデータ
    変換回路と、 前記全加算器出力のオーバーフロー信号の終端に同期し
    て入力された周波数設定データＫの時間的な積分を開始
    する積分器と、 前記データ変換回路の出力Ｘ3 −Ｄに比例した電圧を出
    力する基準電圧発生器と、 前記積分器の出力と基準電圧発生器の出力を比較するコ
    ンパレータと、 このコンパレータの出力の始端または終端のどちらかで
    パルスを発生するパルス発生器とを備えることを特徴と
    するダイレクト・デジタル・シンセサイザ。
  13. 【請求項１３】 入力された周波数設定データＫを一方
    の入力とするｎビット全加算器と、 この全加算器の出力を入力データとしクロック入力に従
    ってラッチ動作を行った出力データＤを前記全加算器の
    他方の入力に与えるｎビットＤラッチと、 前記Ｄラッチの出力データＤと２n 以上２n ＋（Ａ−
    １）Ｋ未満（Ａは２n ／Ｋを超えない最大の整数）の適
    当な整数Ｘ4 からＸ4 −Ｄを出力するデータ変換回路
    と、 前記全加算器出力の最上位ビット（ＭＳＢ）の終端に同
    期して入力された周波数設定データＫの時間的な積分を
    開始する積分器と、 前記データ変換回路の出力Ｘ4 −Ｄに比例した電圧を出
    力する基準電圧発生器と、 前記積分器の出力と基準電圧発生器の出力を比較するコ
    ンパレータと、 このコンパレータの出力の始端または終端のどちらかで
    パルスを発生するパルス発生器とを備えることを特徴と
    するダイレクト・デジタル・シンセサイザ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079573B2 (en) 2002-05-08 2006-07-18 Oki Electric Industry Co., Ltd Apparatus and method for receiving and transmitting serial data
JP2009231899A (ja) * 2008-03-19 2009-10-08 Nec Corp クロック信号分周回路および方法

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US7079573B2 (en) 2002-05-08 2006-07-18 Oki Electric Industry Co., Ltd Apparatus and method for receiving and transmitting serial data
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