KR20130102861A - 비동기식 디지털 위상 고정 루프 - Google Patents

비동기식 디지털 위상 고정 루프 Download PDF

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KR20130102861A
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정찬희
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에스케이하이닉스 주식회사
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Abstract

본 발명은 거친 튜닝 디지털 코드와 미세 튜닝 디지털 코드의 관계를 최적화함으로써 전력 소모를 줄일 수 있고, 카운터의 플립플롭을 비동기적으로 스위칭함으로써 전력 소모를 줄일 수 있으며, 주파수 검출기를 시간 디지털 변환기에 적용함으로써 비교적 넓은 주파수 범위에서 사용할 수 있는 디지털 위상 고정 루프를 제공한다.
본원의 제1 발명에 따른 디지털 위상 고정 루프는, 디지털 제어 발진기를 포함하는 디지털 위상 고정 루프에 있어서, 디지털 제어 발진기는, 발진 주파수 신호의 대세적인 위상 지연을 담당하는 거친 튜닝부; 발진 주파수 신호의 미세적인 위상 지연을 담당하는 미세 튜닝부; 및 디지털 루프 필터의 출력에 따라 거친 튜닝부의 위상 지연 량을 선택하는 멀티플렉서를 포함하며, 거친 튜닝부 또는 미세 튜닝부의 제어 비트 수는, 거친 튜닝부, 미세 튜닝부, 및 멀티플렉서 내 캐패시턴스 성분에 따라 결정되는 것을 특징으로 한다.

Description

비동기식 디지털 위상 고정 루프{ASYNCHRONOUS DIGITAL PHASE LOCKED LOOP}
본 발명은 위상 고정 루프에 관한 것으로, 상세하게는 클럭을 생성하기 위하여 사용되는 비동기 방식으로 구동하는 디지털 기반의 위상 고정 루프에 관한 것이다.
최근 디지털 시스템의 증가로 인하여 클럭 생성을 위한 주파수 합성기에 대한 연구가 활발하게 이루어지고 있다.
도 1은 모바일 D램 인터페이스의 주파수 증가 추세 그래프로, 주파수 대역이 증가하고, 동작 주파수는 증가하게 되지만, 점차 낮은 전력을 요구함을 알 수 있다. 이러한 특징에 따라 인터페이스에서 사용되는 주파수 합성기도 저전력, 넓은 주파수 대역을 갖는 위상 고정 루프가 요구되고 있다.
일반적으로 위상 고정 루프는 아날로그 방식으로 설계되었으나, 최근 CMOS 공정이 마이크로미터 이하로 발전함에 따라, 아날로그 방식의 누설 전류량이 크게 증가하고 있다. 이러한 누설 전류는 전압 제어 발진기의 제어 신호 상에 영향을 미쳐 출력 주파수에 레퍼런스 spur을 발생시켜 성능을 저하시키는 원인이 된다. 게다가 아날로그 방식에서는 공급 전압을 낮추기 어려운 문제가 있다. 이러한 문제를 해결하기 위해 디지털 위상 고정 루프가 대안으로 제시되고 있다.
종래기술에 따른 디지털 위상 고정 루프는 소정의 발진 주파수 신호를 출력하는 디지털 제어 발진기와, 디지털 제어 발진기의 발진 주파수와 기준 주파수를 비교하여 주파수 체배값을 생성하는 디지털 주파수 검출기, 디지털 제어 발진기의 발진 주파수의 위상과 기준 위상을 비교하여 위상 오차 신호를 생성하는 디지털 위상 비교기와, 디지털 위상 비교기가 생성하는 위상 오차 신호에 근거하여 디지털 제어 발진기의 발진 주파수를 제어하는 루프 필터를 포함한다.
구체적으로, 종래기술에 따른 디지털 제어 발진기는 입력으로 들어오는 거친 튜닝 디지털 코드 C[m-1:0]와 미세 튜닝 디지털 코드 F[n-1:0]에 따라 지연 셀의 크기를 변경시키고, 지연 셀의 크기에 따라 주파수를 생성한다. 즉, 넓은 주파수 범위를 갖기 위한 거친 튜닝 블록(coarse tuning)을 사용하고, 정밀도를 높이기 위한 미세 튜닝 블록(fine tuning)을 사용하는바, 지연 셀의 크기가 큰 부분은 거친 튜닝 블록(coarse tuning)을 통해 조절하고, 지연 셀의 크기가 작은 부분은 미세 튜닝 블록(fine tuning)을 통해 조절한다. 그런데, 거친 튜닝 디지털 코드와 미세 튜닝 디지털 코드에 대한 설계가 최적화되지 않아 전력 소모가 크거나, 최적화 지점을 찾기 위한 작업을 반복하기에 설계 시간이 오래 걸리는 단점이 있다.
또한, 디지털 주파수 검출기 내 카운터를 높은 주파수인 클럭 주파수에 동기시켜 동작시키고 있기 때문에 카운터 내 다수의 플립플롭이 동시에 스위칭함으로써 전력 소모가 크다는 단점이 있다.
또한, 디지털 위상 비교기 내 시간 디지털 변환기는 특정 시간 동안만 동작하여 전력 소모를 줄이는 방법을 사용하나, 좁은 동작 범위를 갖는 단점이 있다.
본 발명은 거친 튜닝 디지털 코드와 미세 튜닝 디지털 코드의 관계를 최적화함으로써 전력 소모를 줄일 수 있는 디지털 위상 고정 루프를 제공한다.
또한, 본 발명은 카운터의 플립플롭을 비동기적으로 스위칭함으로써 전력 소모를 줄일 수 있는 디지털 위상 고정 루프를 제공한다.
또한, 본 발명은 주파수 검출기를 시간 디지털 변환기에 적용함으로써 비교적 넓은 주파수 범위에서 사용할 수 있는 디지털 위상 고정 루프를 제공한다.
본원의 제1 발명에 따른 디지털 위상 고정 루프는, 디지털 제어 발진기를 포함하는 디지털 위상 고정 루프에 있어서, 디지털 제어 발진기는, 발진 주파수 신호의 대세적인 위상 지연을 담당하는 거친 튜닝부; 발진 주파수 신호의 미세적인 위상 지연을 담당하는 미세 튜닝부; 및 디지털 루프 필터의 출력에 따라 거친 튜닝부의 위상 지연 량을 선택하는 멀티플렉서를 포함하며, 거친 튜닝부 또는 미세 튜닝부의 제어 비트 수는, 거친 튜닝부, 미세 튜닝부, 및 멀티플렉서 내 캐패시턴스 성분에 따라 결정되는 것을 특징으로 한다.
또한, 본원의 제2 발명에 따른 디지털 위상 고정 루프는, 비동기식 카운터는, 발진 주파수를 이용하여 비동기적으로 그리고 비동시적으로 동일 크기의 지연 시간을 가진 분주신호를 출력하는 분주기; 분주기에서 발생하는 분주신호의 지연 시간을 보상하는 지연 보상기; 및 지연 보상기로부터 출력되는 발진 주파수의 주파수 체배값을 출력하는 체배값 출력기를 포함한다.
분주기는, 적어도, 상기 발진 주파수를 인가받아 2분주된 2분주신호를 출력하는 제1 분주부; 및 상기 2분주된 신호를 인가받아 4분주된 4분주신호를 출력하는 제2 분주부를 포함한다.
분주기는, 발진 주파수를 2n(n≥1)분주한 복수의 분주신호를 출력하며, 복수의 분주신호는 순차적으로 동일 크기의 지연 시간을 포함한다.
지연 보상기의 개별 셀은 분주기에서 발생하는 지연 시간에 해당하는 만큼의 지연 시간을 갖는 버퍼를 포함한다.
지연 보상기는 분주기의 구성과 동일한 구성일 수 있다.
또한, 본원의 제3 발명에 따른 디지털 위상 고정 루프는, 타임 윈도우드 시간-디지털 변환기를 포함하는 디지털 위상 고정 루프에 있어서, 타임 윈도우드 시간-디지털 변환기는, 1주기의 기준 주파수 내에서 최대 1주기의 발진 주파수 동안 인에이블 신호를 발생시키는 주파수 검출기; 및 인에이블 신호가 발생되는 시간 동안 기준 주파수와 상기 발진 주파수의 위상 오차에 해당하는 시간을 디지털값으로 변환하는 시간-디지털 변환기를 포함한다.
또한, 본원의 제4 발명에 따른 디지털 위상 고정 루프는, 기준 주파수 신호에 동기하여 주파수 설정 워드를 누적함으로써 기준 주파수 체배값 및 기준 위상값을 출력하는 누적기; 발진 주파수 신호의 위상과 상기 기준 주파수 신호의 위상의 차이인 주파수 위상차를 출력하는 타임 윈도우드 시간-디지털 변환기; 상기 발진 주파수 신호의 주파수 체배값을 출력하는 비동기 카운터; 상기 누적기로부터 출력되는 기준 주파수 체배값과 상기 비동기 카운터로부터 출력되는 발진 주파수 체배값의 차이인 주파수 체배 오차 신호 및 상기 누적기로부터 출력되는 기준 위상값과 상기 타임 윈도우드 시간-디지털 변환기로부터 출력되는 주파수 위상차와의 차이인 주파수 위상 오차 신호를 출력하는 디지털 감산기; 상기 디지털 감산기의 출력에 포함된 노이즈를 제거하는 디지털 루프 필터; 및 상기 주파수 체배 오차 신호 및 주파수 위상 오차 신호를 이용하여 소정 크기의 상기 발진 주파수 신호를 출력하는 디지털 제어 발진기를 포함하고, 상기 거친 튜닝부 또는 미세 거친부의 제어 비트 수는, 상기 거친 튜닝부, 미세 튜닝부, 및 멀티플렉서에 존재하는 캐패시턴스 성분에 따라 결정되는 것을 특징으로 한다.
본 발명에 따르면, 디지털 위상 고정 루프에 따르면, 전력 소모를 줄일 수 있고, 비교적 넓은 주파수 범위에서 사용할 수 있는 효과가 있다.
도 1은 모바일 D램 인터페이스의 주파수 증가 추세 그래프,
도 2는 본 발명의 일실시예에 따른 디지털 위상 고정 루프 블럭 구성도,
도 3은 본 발명의 일실시예에 따른 디지털 제어 발진기 회로도,
도 4는 본 발명의 일실시예에 따른 비동기식 카운터 회로도,
도 5는 본 발명의 일실시예에 따른 비동기식 카운터의 동작 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 비동기식 카운터 회로도,
도 7은 본 발명의 일실시예에 따른 타임 윈도우드 시간-디지털 변환기 회로도, 및
도 8의 본 발명의 일실시예에 따른 타임 윈도우드 시간-디지털 변환기 동작 타이밍도이다.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 2는 본 발명의 일실시예에 따른 디지털 위상 고정 루프 블럭 구성도이다.
본 발명의 일실시예에 따른 디지털 위상 고정 루프는, 누적기(210), 디지털 제어 발진기(220), 타임 윈도우드 시간-디지털 변환기(230), 비동기 카운터(240), 디지털 감산기(250), 및 디지털 루프 필터(260)를 포함한다.
누적기(210)는 기준 주파수(REF)에 동기하여 주파수 설정 워드(FCW)를 누적함으로써 기준 주파수 체배값 및 기준 위상값을 출력한다.
타임 윈도우드 시간-디지털 변환기(230)는 발진 주파수의 위상과 기준 주파수의 위상의 차이인 주파수 위상차를 출력한다.
비동기 카운터(240)는 발진 주파수의 주파수 체배값을 출력한다.
디지털 감산기(250)는 누적기(210)로부터 출력되는 기준 주파수 체배값 및 기준 위상값과 비동기 카운터(240)로부터 출력되는 발진 주파수 체배값 및 타임 윈도우드 시간-디지털 변환기(230)로부터 출력되는 주파수 위상차와의 차이를 출력한다. 즉, 디지털 감산기(250)는 누적기(210)로부터 출력되는 기준 주파수 체배값과 비동기 카운터(240)로부터 출력되는 발진 주파수 체배값의 차이, 그리고, 누적기(210)로부터 출력되는 기준 위상값과 시간-디지털 변환기(230)로부터 출력되는 주파수 위상차와의 차이를 출력한다.
디지털 루프 필터(260)는 디지털 비교기의 출력에 포함된 노이즈를 제거한다.
디지털 제어 발진기(220)는 노이즈가 제거된 주파수 체배 오차 신호 및 주파수 위상 오차 신호를 파워 온 신호(power on)에 동기하여 소정 크기의 발진 주파수 신호로 출력한다.
도 3은 본 발명의 일실시예에 따른 디지털 제어 발진기 회로도이다.
본 발명의 일실시예에 따른 디지털 제어 발진기(220)는, 거친 튜닝부(310), 미세 튜닝부(320), 및 멀티플렉서(330)를 포함한다.
거친 튜닝부(310)는 발진 주파수의 대세적인 위상 지연을 담당하고, 미세 튜닝부(320)는 발진 주파수의 미세적인 위상 지연을 담당하며, 멀티플렉서(330)는 디지털 루프 필터(260)의 출력에 따라 거친 튜닝부(310)의 위상 지연셀을 선택한다. 여기서, power on 신호는 디지털 위상 고정 루프를 온오프하기 위한 신호이다.
한편, 본 발명의 일실시예에 따르면, 거친 튜닝 비트 수(m)와 미세 튜닝 비트 수(n)의 최적화함으로써 디지털 제어 발진기의 전력 소모를 최소화할 수 있다.
이를 위하여 먼저 디지털 제어 발진기의 주파수 범위(Trange)를 고려한다.
Figure pat00001
TD1: 거친 튜닝부 내 1 제어비트의 지연 시간(Resolution)
TD2: 미세 튜닝부 내 1 제어비트의 지연 시간(Resolution)
m: 거친 튜닝부의 제어 비트수
n: 미세 튜닝부의 제어 비트수
그런데, 미세 튜닝부(320)의 제어 범위가 거친 튜닝부(310) 내 1 제어비트의 지연 시간보다 커야 하기 때문에 수학식 1은 수학식 2로 수정할 필요가 있고, 이로부터 디지털 제어 발진기의 총 제어 비트수를 계산할 수 있다.
Figure pat00002
l: 총 제어 비트수
디지털 제어 발진기는 모든 지연 셀이 스위칭하기 때문에 동적 전력 소모가 대부분이고, CMOS 회로의 동적 전력 소모는 수학식 3과 같다.
Figure pat00003
f0 →1: 스위칭 빈도 수
전원 전압(VDD)과 스위칭 빈도 수(f0→1)는 제어 비트 수와 무관하므로, 전력 소모는 제어 비트 수에 따른 각 스위칭 노드의 커패시터(CL)값만 고려하면 된다.
거친 튜닝부(310) 내 지연 셀(D1) 은 두 개의 인버터와 부하(C1)로 구성되어 있고, 부하(C1)는 병렬로 연결된 인버터로 구성되어 있으며 인버터의 개수는 거친 튜닝부의 제어 비트수(m)에 따라 결정된다. 부하(C1)의 인버터의 개수(α)와 m 은 수학식 4, 5의 관계에 있다.
Figure pat00004
Figure pat00005
여기서, β 는 비례상수, R 은 인버터의 on-저항값을 의미하며, Cinv는 인버터의 input 커패시터 값을 의미한다.
따라서, 거친 튜닝부(310)의 동적 파워 소모는 수학식 6으로 표현할 수 있다.
Figure pat00006
여기서, Cnand 는 2m-input MUX 의 2-input NAND 게이트의 input 커패시터 값을 나타낸다. 수학식 6의 우측 첫번째 항과 두번째 항은 각각 D1의 P0, P1, … , P2m-1 노드들과 D1 내부의 노드들의 전력 소모를 의미한다.
2m-input 멀티플렉서는 2-input NAND 게이트를 이용하여 바이너리 트리 구조를 적용하여 구성된다. 2m-input MUX는 2m-1 개의 2-input 멀티플렉서로 구성되어 있고 2-input 멀티플렉서는 두 개의 스위칭 노드를 갖고 있으므로 2m-input 멀티플렉서의 전력 소모는 수학식 7로 표현할 수 있다.
Figure pat00007
한편, 미세 튜닝부(320)는, 적은 파워 소모와 높은 해상도(Resolution)를 갖기 위해, 2개의 서브 블록으로 나누어진다. 제1 서브 블록은 바이너리 웨이티드 어레이 형태로 2n-1 개의 2-input NOR 게이트를 이용하여 구성된다. 제2 서브 블록은 제어 비트와 무관하게 일정한 LSB 해상도(Resolution)를 유지하기 위해, 소정값(예컨대, 3)의 고정된 제어 비트수에 따른 7개의 인버터로 구성되어 있다. 이를 고려하면 미세 튜닝부(320)의 동적 전력 소모는 수학식 8과 같다.
Figure pat00008
Cnor은 2-input NOR 게이트의 input 커패시턴스 값이다.
수학식 6, 7, 8을 이용하여 디지털 제어 발진기의 총 동적 전력 소모 (Ptotal)를 수학식 9처럼 유도할 수 있다.
Figure pat00009
여기서, 전력소모의 최적화를 위해, m 과 n 은 수학식 9를 미분함으로써 수학식10 및 11과 같이 계산할 수 있다.
Figure pat00010
Figure pat00011
즉, 수학식 10 및 11과 같이 거친 튜닝부와 미세 튜닝부의 제어 비트수를 설계하면 전력 소모를 최적화할 수 있다.
도 4는 본 발명의 일실시예에 따른 비동기식 카운터 회로도이고, 도 5는 본 발명의 일실시예에 따른 비동기식 카운터의 동작 타이밍도이다.
비동기식 카운터는 발진 주파수를 분주하는 분주기(410), 분주기(410)에서 발생하는 지연 시간을 보상하는 지연 보상기(420), 지연 보상기(420)로부터 출력되는 발진 주파수의 주파수 체배값을 출력하는 체배값 출력기(430)를 포함한다.
본 발명의 일실시예에 따른 비동기식 카운터의 동작을 도 5를 이용하여 설명하면 다음과 같다.
발진 주파수의 크기가 기준 주파수의 8배인 경우를 예로 들어 설명한다.
분주기(410)는 복수의 분주부(411, 412, ..., 417)를 포함하는바, 복수의 분주부(411, 412, ..., 417)는 전단의 출력신호를 이용하여 비동기적으로 그리고 비동시적으로 동일 크기의 지연 시간을 가진 분주신호를 출력한다.
발진 주파수(CKV)를 인가받아 2분주된 신호(C[0])를 출력하도록 D F/F를 포함하는 제1 분주부(411), 2분주된 신호(C[0])를 인가받아 4분주된 신호(C[1])를 출력하도록 D F/F를 포함하는 제2 분주부(412) 등을 출력한다. 이때, 제1 분주부를 제외한 나머지 분주부(412, 413, ..., 417)는 전단의 분주신호를 이용하여 출력하므로 2분주된 신호(C[0]), 4분주된 신호(C[1]), 8분주된 신호(C[2]) 등은 순차적으로 동일 크기의 지연 시간(TDFF + TINV)을 포함한다(REF[0], REF[1], REF[2]).
따라서, 지연 보상기(420)의 개별 셀(421, 422, ..., 426)은 분주기에서 발생하는 지연 시간에 해당하는 만큼의 지연 시간(TDFF + TINV)을 갖는 버퍼를 포함한다.
체배값 출력기(430)는 기준 주파수의 상승 에지에 동기하여 초기 제1 플립플롭(431)의 출력(I[0])에서 "H"레벨로 상승하고, 다시 제4 플립플롭(434)의 출력(I[3])에서 "H"레벨로 상승함으로써 발진 주파수의 8주기마다 체배값 출력기(430)의 출력값이 변경되면서 출력된다.
즉, 분주기(410) 내지 복수의 D F/F 중 높은 주파수에서 동작하는 D F/F은 하나이므로 전력 소비를 줄일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 비동기식 카운터 회로도로서, 도 4와 대부분의 회로가 동일하다. 다만, 지연 보상기가 버퍼 대신 분주기와 동일한 구성을 가진다는 것이 차이점이다.
도 7은 본 발명의 일실시예에 따른 타임 윈도우드 시간-디지털 변환기 회로도로서, 도 8의 본 발명의 일실시예에 따른 타임 윈도우드 시간-디지털 변환기 동작 타이밍도를 이용하여 설명하면 다음과 같다.
본 발명의 일실시예에 따른 타임 윈도우드 시간-디지털 변환기(230)는 1주기의 기준 주파수 내에서 최대 1주기의 발진 주파수 동안 인에이블 신호를 발생시키는 주파수 검출기(710), 인에이블 시간 동안 기준 주파수와 발진 주파수의 위상 오차에 해당하는 시간을 디지털값으로 변환하는 시간-디지털 변환기(720)를 포함한다.
1) t1
주파수 검출기(710)는 기준 주파수 신호의 상승 에지에 DFF(711)의 출력인 인에이블신호(EN)가 "H"레벨로 천이한다.
2) t2
발진 주파수 신호의 하강 에지에서 인버터(713)의 출력은 "H"레벨로 천이하고, DFF(714)의 반전출력(I3)은 "H"레벨로 천이하므로, 노아게이트(716)의 출력은 "L"레벨로 천이하여 리셋시킨다.
본 발명의 타임 윈도우드 시간-디지털 변환기(230)는, 발진 주파수의 고저에 무관하게 발진 주파수의 한 주기 동안만 인에이블됨으로써 전력 소모를 최소화할 수 있다.
이상으로 본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 기술적 사상에 의해 정해져야 할 것이다.
210: 누적기 220: 디지털 제어 발진기
230: 타임 윈도우드 시간-디지털 변환기
240: 비동기 카운터 250: 디지털 감산기
260: 디지털 루프 필터
310: 거친 튜닝부 320: 미세 튜닝부
330: 멀티플렉서
410: 분주기 420: 지연 보상기
430: 체배값 출력기
710: 주파수 검출기 720: 시간-디지털 변환기

Claims (14)

  1. 디지털 제어 발진기를 포함하는 디지털 위상 고정 루프에 있어서,
    상기 디지털 제어 발진기는,
    발진 주파수 신호의 대세적인 위상 지연을 담당하는 거친 튜닝부;
    상기 발진 주파수 신호의 미세적인 위상 지연을 담당하는 미세 튜닝부; 및
    디지털 루프 필터의 출력에 따라 상기 거친 튜닝부의 위상 지연 량을 선택하는 멀티플렉서를 포함하며,
    상기 거친 튜닝부 또는 미세 거친부의 제어 비트 수는, 상기 거친 튜닝부, 미세 튜닝부, 및 멀티플렉서에 존재하는 캐패시턴스 성분에 따라 결정되는 것을 특징으로 하는 디지털 위상 고정 루프.
  2. 제1항에 있어서,
    상기 거친 튜닝부의 제어 비트 수는, 다음의 수학식에 의해 결정되는 것을 특징으로 하는 디지털 위상 고정 루프.
    Figure pat00012

    여기서, m은 거친 튜닝부의 제어 비트수, l은 총 제어 비트수, Cinv는 인버터의 input 커패시터 값, Cnand는 2m-input MUX 의 2-input NAND 게이트의 input 커패시터 값, Cnor은 2-input NOR 게이트의 input 커패시턴스 값임.
  3. 제2항에 있어서,
    상기 미세 튜닝부의 제어 비트 수는, 다음의 수학식에 의해 결정되는 것을 특징으로 하는 디지털 위상 고정 루프.
    Figure pat00013
  4. 비동기식 카운터를 포함하는 디지털 위상 고정 루프에 있어서, 상기 비동기식 카운터는,
    발진 주파수를 이용하여 비동기적으로 그리고 비동시적으로 동일 크기의 지연 시간을 가진 분주신호를 출력하는 분주기;
    상기 분주기에서 발생하는 분주신호의 지연 시간을 보상하는 지연 보상기; 및
    상기 지연 보상기로부터 출력되는 발진 주파수의 주파수 체배값을 출력하는 체배값 출력기
    를 포함하는 디지털 위상 고정 루프.
  5. 제4항에 있어서, 상기 분주기는,
    상기 발진 주파수를 인가받아 2분주된 2분주신호를 출력하는 제1 분주부; 및
    상기 2분주신호를 인가받아 4분주된 4분주신호를 출력하는 제2 분주부
    를 포함하는 디지털 위상 고정 루프.
  6. 제5항에 있어서,
    상기 제1 분주부로부터 출력되는 2분주신호를 상기 제2 분주부의 클럭신호로 이용하고, 상기 제2 분주부로부터 출력되는 4분주신호를 반전시켜 상기 제2 분주부의 데이터신호로 입력하며, 상기 제2 분주부로부터 출력되는 4분주신호를 반전시켜 상기 지연보상기로 출력하는 것을 특징으로 하는 디지털 위상 고정 루프.
  7. 제5항에 있어서,
    상기 분주기는, 상기 발진 주파수를 2n(n≥1)분주한 복수의 분주신호를 출력하며, 상기 복수의 분주신호는 순차적으로 동일 크기의 지연 시간을 포함하는 것을 특징으로 하는 디지털 위상 고정 루프.
  8. 제5항에 있어서, 상기 지연 보상기의 개별 셀은 상기 분주기에서 발생하는 지연 시간에 해당하는 만큼의 지연 시간을 갖는 버퍼를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프.
  9. 제5항에 있어서, 상기 지연 보상기의 지연 시간용 소자는 상기 분주기에서 지연 시간을 발생시키는 소자와 동일한 구조임을 특징으로 하는 디지털 위상 고정 루프.
  10. 타임 윈도우드 시간-디지털 변환기를 포함하는 디지털 위상 고정 루프에 있어서, 상기 타임 윈도우드 시간-디지털 변환기는,
    1주기의 기준 주파수 내에서 최대 1주기의 발진 주파수 동안 인에이블 신호를 발생시키는 주파수 검출기; 및
    상기 인에이블 신호가 발생되는 시간 동안 상기 기준 주파수와 상기 발진 주파수의 위상 오차에 해당하는 시간을 디지털값으로 변환하는 시간-디지털 변환기
    를 포함하는 디지털 위상 고정 루프.
  11. 기준 주파수 신호에 동기하여 주파수 설정 워드를 누적함으로써 기준 주파수 체배값 및 기준 위상값을 출력하는 누적기;
    발진 주파수 신호의 위상과 상기 기준 주파수 신호의 위상의 차이인 주파수 위상차를 출력하는 타임 윈도우드 시간-디지털 변환기;
    상기 발진 주파수 신호의 주파수 체배값을 출력하는 비동기 카운터;
    상기 누적기로부터 출력되는 기준 주파수 체배값과 상기 비동기 카운터로부터 출력되는 발진 주파수 체배값의 차이인 주파수 체배 오차 신호 및 상기 누적기로부터 출력되는 기준 위상값과 상기 타임 윈도우드 시간-디지털 변환기로부터 출력되는 주파수 위상차와의 차이인 주파수 위상 오차 신호를 출력하는 디지털 감산기;
    상기 디지털 감산기의 출력에 포함된 노이즈를 제거하는 디지털 루프 필터; 및
    상기 주파수 체배 오차 신호 및 주파수 위상 오차 신호를 이용하여 소정 크기의 상기 발진 주파수 신호를 출력하는 디지털 제어 발진기를 포함하고,
    상기 거친 튜닝부 또는 미세 거친부의 제어 비트 수는, 상기 거친 튜닝부, 미세 튜닝부, 및 멀티플렉서에 존재하는 캐패시턴스 성분에 따라 결정되는 것을 특징으로 하는 디지털 위상 고정 루프.
  12. 제11항에 있어서,
    상기 타임 윈도우드 시간-디지털 변환기는 상기 1주기의 기준 주파수 내에서 최대 1주기의 발진 주파수 동안만 동작하는 것을 특징으로 하는 디지털 위상 고정 루프.
  13. 제12항에 있어서, 상기 비동기식 카운터는,
    상기 발진 주파수 신호를 이용하여 비동기적으로 그리고 비동시적으로 동일 크기의 지연 시간을 가진 분주신호를 출력하는 분주기;
    상기 분주기에서 발생하는 분주신호의 지연 시간을 보상하는 지연 보상기; 및
    상기 지연 보상기로부터 출력되는 발진 주파수 신호의 주파수 체배값을 출력하는 체배값 출력기
    를 포함하는 디지털 위상 고정 루프.
  14. 제13항에 있어서, 상기 분주기는,
    상기 발진 주파수 신호를 인가받아 2분주된 2분주신호를 출력하는 제1 분주부; 및
    상기 2분주된 신호를 인가받아 4분주된 4분주신호를 출력하는 제2 분주부
    를 포함하는 디지털 위상 고정 루프.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170037308A (ko) * 2015-09-25 2017-04-04 삼성전자주식회사 무선 전력 송신기
KR20200138514A (ko) * 2019-05-30 2020-12-10 삼성전자주식회사 비동기 카운터와 동기 카운터를 포함하는 코드 생성기 및 그것의 동작 방법

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