JP2005260457A - クロック断検出回路 - Google Patents

Abstract

【課題】簡単な回路構成によって、同一周波数の検出対象クロックが複数本あるシステムにおいても回路規模を最小限に抑えことができるクロック断検出回路を提供する。
【解決手段】予め断検出を行う回路の基準クロックの周波数をｎ倍又は１／ｎ倍したクロック信号を生成し出力するクロック生成回路２と、検出対象クロック信号の変化点示す信号を出力するパスと検出対象クロック信号をそのまま出力するパスを切り替えて出力するクロック選択回路１と、クロック生成回路の出力信号をクロック信号として入力すると共に、クロック選択回路の出力信号をリセット信号として入力し、クロック信号の１周期を計測する間にリセット信号がアクティブにならない場合は、断アラーム信号を出力するクロック検出回路３とを備えることで、検出対象クロックのＨＩＧＨ区間とＬＯＷ区間を計測する回路を共有する。
【選択図】図１

Description

本発明は、クロック断検出回路に関し、特にデータ伝送システムの故障検出機能として備えられる複数のクロック信号の途絶を検出し、警報信号を送出する回路に関する。

従来、データ伝送システムの故障検出のクロック断検出回路としては、検出対象クロック信号のＨＩＧＨレベル区間とＬＯＷレベル区間をそれぞれ基準クロック信号で計数し、いずれかの計数が所定数に達した時にクロック信号の途絶を検出するようになっている（例えば、特許文献１参照）。

図３は、このような技術を示すブロック図である。カウンタ３１と３２を備え、夫々のクロック入力端子に基準クロック信号を入力する。また夫々のリセット端子には監視対象たるクロック信号を入力するが一方のカウンタ３１には直接に、また他方のカウンタ３２にはインバータ３３を介して入力する。上記二つのカウンタの出力は夫々にデコーダ３４、３５を経て論理和回路３６に入力し、この論理和出力を断アラーム信号として出力するように構成されている。
特開平０６−２０４９９３号公報

しかしながら、上述した従来の技術では、同一周波数の検出対象クロック信号が複数本ある場合に、図３の回路をクロックの本数分持たなければならず、回路規模がクロック本数に比例して増加する為、検出対象クロック信号が複数本存在するシステムには不向きである。

そこで本発明は、簡単な回路構成によって、同一周波数の検出対象クロック信号が複数本あるシステムにおいても回路規模を最小限に抑えることができるクロック断検出回路を提供することを目的とする。

上述の課題を解決するため、本発明は、予め断検出を行う回路の基準クロックの周波数をｎ（ｎは２以上の自然数）倍又は１／ｎ倍したクロック信号を生成し出力するクロック生成回路と、検出対象クロック信号の変化点を示す信号を出力するパスと検出対象クロック信号をそのまま出力するパスを切り替えて出力するクロック選択回路と、クロック生成回路の出力信号をクロック信号として入力すると共に、クロック選択回路の出力信号をリセット信号として入力し、クロック信号の１周期を計測する間にリセット信号がアクティブにならない場合は、断アラーム信号を出力するクロック検出回路とを備えることで、検出対象クロックのＨＩＧＨ区間とＬＯＷ区間を計測する回路を共有すること特徴としている。

本発明は、クロック生成回路の出力クロックを共通に使用することで、検出対象クロックが複数本あるシステムにおいても回路規模を最小限に抑えることができる。

また、検出対象クロックの変化点検出を基準クロックを使わずに行い、さらに基準クロックの周波数をｎ倍したクロック信号を生成して使用することによって、基準クロックよりも検出対象クロックの周波数が高い場合でも、クロック断を検出できる。

次に、本発明の最良の形態について図面を参照して説明する。

図１は、本発明によるクロック断検出回路の一実施例を示すブロック構成図である。この例に示す回路は、クロック選択回路１と、クロック生成回路２と、クロック検出回路３とから構成されている。クロック選択回路１は、検出対象クロック信号の変化点を検出し、変化点を示す信号を出力するパスと、検出対象クロック信号をそのまま出力するパスを、パス設定信号によりパスを切り替えて出力する。クロック生成回路２は、基準クロック信号の周波数をｎ倍又は１／ｎ倍したクロック信号を出力する。クロック検出回路３は、クロック生成回路２の出力信号をクロック信号として入力されると共に、クロック選択回路１の出力信号をリセット信号として入力され、さらに検出設定信号が入力されている。検出設定信号がアクティブとなっていて、かつ、クロック信号の１周期を計測する間にリセット信号がアクティブとならない場合は、断アラーム信号を出力する。

このように構成した回路は、次のように動作する。まず、クロック検出回路３において、Ｄフリップフロップ１５の出力を断アラーム信号として、断アラーム信号がＬＯＷレベルの時は、非断アラームとし、断アラーム信号がＨＩＧＨレベルの時は、断アラームと定義する。

Ｄフリップフロップ１４及び１５のリセット（Ｒ）入力は、ＬＯＷアクティブである。このリセット入力に検出設定信号が入力され、クロック検出回路３の検出動作をさせるか否かをディップスイッチやマイクロプロセッサ等から設定できる。即ち、リセット入力である検出設定信号がＬＯＷレベルの時は、Ｄフリップフロップ１５の出力は、ＬＯＷレベルに固定され、検出対象クロック信号の断検出を行わない。逆に検出設定信号がＨＩＧＨレベルの時は、検出対象クロック信号の断検出を行う動作をする。Ｄフリップフロップ１４のリセット信号がＬＯＷレベルの時は、Ｄフリップフロップ１５にＬＯＷレベルを伝播し、Ｄフリップフロップ１５の出力は、ＬＯＷレベルとなる。Ｄフリップフロップ１４のリセット信号がＨＩＧＨレベルの時は、クロック信号の立ち上がりでＤフリップフロップ１５にＨＩＧＨレベルを伝播し、次のクロック信号の立ち上がりまでＨＩＧＨレベルが伝播されている場合は、Ｄフリップフロップ１５の出力は、ＨＩＧＨレベルとなる。即ちクロック信号の１周期内にＤフリップフロップ１４のリセット信号にＬＯＷレベルが入力されない時に断アラームとなる。

クロック選択回路１は、検出対象クロック信号を遅延させる遅延素子１１と、この遅延素子の出力を一方の入力として、パス設定信号を他方の入力とする論理和（ＯＲ）１２と、この論理和の出力を一方の入力として、検出対象クロック信号を他方の入力とする排他的論理和否定（Ｅｘ．ＮＯＲ）１３とから構成される。

クロック選択回路１は、クロック検出回路３に供給するリセット信号を生成する。検出対象クロック信号が、排他的論理和否定１３の一方の入力と遅延素子１１に入力され、遅延素子１１にてＤフリップフロップ１４のリセットが可能なＴ時間遅らせて、論理和１２の一方の入力とされる。この論理和１２他方の入力にパス設定信号が入力され、その出力が排他的論理和否定１３の他方の入力とされる。このため、排他的論理和否定１３には、検出対象クロック信号とＴ時間遅れた検出対象クロック信号が入力される。

パス設定信号は、ディップスイッチやマイクロプロセッサ等から設定できる。パス設定信号がＨＩＧＨレベルの時は、検出対象クロック信号がそのままリセット信号となる。即ち、クロック検出回路３は、検出対象クロック信号のＨＩＧＨレベルの区間を計測することになる。パス設定信号がＬＯＷレベルの時、リセット信号は検出対象クロック信号の変化点からＴ時間ＬＯＷレベルが出力される。即ち、クロック検出回路３は、検出対象クロック信号の変化点から変化点までの区間を計測することになる。また、検出対象クロック信号の変化がない場合、リセット信号はＨＩＧＨレベル固定となり、クロック検出回路３は検出対象クロック信号のＨＩＧＨレベル区間またはＬＯＷレベル区間を計測することになる。遅延素子１１は、否定論理（インバータ）を直列に偶数個接続して、検出対象クロック信号をＴ時間遅らせる。

クロック生成回路２は、ＰＬＬを使用して、基準クロックの周波数をｎ倍又は１／ｎ倍して検出回路３のクロック信号を生成する。クロック生成回路２に設定する分周比については、パス設定信号がＬＯＷレベルの時は、クロック信号の周期が検出対象クロック信号の１／２周期の時間より長くなるように設定し、パス設定信号がＨＩＧＨレベルの時は、クロック信号の周期が検出対象クロック信号のＨＩＧＨレベルの時間より長くなるように設定する。

本実施例では、検出対象クロック信号のＬＯＷレベル区間を計測する場合は、クロック選択回路１に入力する前に検出対象クロック信号を反転すれば目的を達成できる。

実施例１では、検出対象クロック信号が１本の場合であったが、本実施例では、同一周波数の検出対象クロックが複数本ある場合を示す。

図２は、同一周波数の検出対象クロック信号が複数本ある場合のクロック断検出回路のブロック構成図である。クロック選択回路１とクロック検出回路３を検出対象クロック信号の本数分用意し、各クロック選択回路１…１ｎにそれぞれ検出対象クロック信号１…ｎを入力する。クロック生成回路２の出力クロックを各クロック検出回路３…３ｎが共通に使用し、各クロック選択回路１…１ｎの出力を各クロック検出回路３…３ｎのリセット入力とすることで、必要最小限の回路で夫々の検出対象クロック信号の断検出を行うことができる。なお、各クロック選択回路１…１ｎとクロック検出回路３…３ｎ及びクロック生成回路２の構成は、実施例１と同様である。

本発明の利用分野として、クロック断検出回路に関し、特にデータ伝送システムの故障検出機能として備えられる複数のクロック信号の途絶を検出し、警報信号を送出する回路に利用できる。

本発明のクロック断検出回路のブロック構成図である。 本発明の複数クロック断検出回路のブロック構成図である。 従来のクロック断検出回路例を示すブロック図である。

符号の説明

１…１ｎ クロック選択回路
２ クロック生成回路
３…３ｎ クロック検出回路
１１ 遅延素子
１２ 論理和
１３ 排他的論理和否定
１４，１５ Ｄフリップフロップ

Claims (6)

1. 基準クロック信号の周波数をｎ倍又は１／ｎ倍したクロック信号を出力するクロック生成回路と、
   検出対象クロック信号の変化点を示す信号を出力するパスと、検出対象クロック信号をそのまま出力するパスとを、パス設定信号により切り替えて出力するクロック選択回路と、
   前記クロック生成回路の出力信号をクロック信号として入力すると共に、前記クロック選択回路の出力信号をリセット信号として入力し、前記クロック信号の１周期を計測する間に前記リセット信号がアクティブにならない場合は、断アラーム信号を出力するクロック検出回路とを備えることを特徴とするクロック断検出回路。
2. 前記クロック検出回路は、検出設定信号の状態によって断アラーム信号の出力を制御する検出設定機能を有することを特徴とする請求項１記載のクロック断検出回路。
3. 前記クロック選択回路は、前記検出対象クロック信号を遅延させる遅延素子と、この遅延素子の出力を一方の入力として、パス設定信号を他方の入力とする論理和と、この論理和の出力を一方の入力として、前記検出対象クロック信号を他方の入力とする排他的論理和否定とから構成され、
   前記クロック検出回路は、ＨＩＧＨ信号をＤ入力、前記クロック生成回路の出力をＣ入力として、前記クロック選択回路の排他的論理和否定の出力をリセット入力とする第１のＤフリップフロップと、この第１のＤフリップフロップのＱ出力をＤ入力、前記クロック生成回路の出力をＣ入力として、前記検出設定信号をリセット入力とし、前記断アラーム信号をＱ出力とする第２のＤフリップフロップとから構成されることを特徴とする請求項２記載のクロック断検出回路。
4. 基準クロック信号の周波数をｎ倍又は１／ｎ倍したクロック信号を出力するクロック生成回路と、
   複数の検出対象クロック信号にそれぞれ対応して、検出対象クロック信号の変化点を示す信号を出力するパスと、検出対象クロック信号をそのまま出力するパスとを、パス設定信号により切り替えて出力する、複数のクロック選択回路と、
   複数の検出対象クロック信号にそれぞれ対応して、前記クロック生成回路の出力信号をクロック信号として入力すると共に、前記クロック選択回路の出力信号をリセット信号として入力し、前記クロック信号の１周期を計測する間に前記リセット信号がアクティブにならない場合は、断アラーム信号を出力する、複数のクロック検出回路とを備え、
   前記クロック生成回路から出力されるクロック信号が、前記各クロック検出回路に与えられ、各検出対象クロック信号の断検出を行う複数クロック断検出回路。
5. 前記各クロック検出回路は、検出設定信号の状態によって断アラーム信号の出力を制御する検出設定機能を有することを特徴とする請求項４記載の複数クロック断検出回路。
6. 前記各クロック選択回路は、前記検出対象クロック信号を遅延させる遅延素子と、この遅延素子の出力を一方の入力として、パス設定信号を他方の入力とする論理和と、この論理和の出力を一方の入力として、前記検出対象クロック信号を他方の入力とする排他的論理和否定とから構成され、
   前記各クロック検出回路は、ＨＩＧＨ信号をＤ入力、前記クロック生成回路の出力をＣ入力として、前記クロック選択回路の排他的論理和否定の出力をリセット入力とする第１のＤフリップフロップと、この第１のＤフリップフロップのＱ出力をＤ入力、前記クロック生成回路の出力をＣ入力として、前記検出設定信号をリセット入力とし、前記断アラーム信号をＱ出力とする第２のＤフリップフロップとから構成されることを特徴とする請求項５記載の複数クロック断検出回路。

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