KR100282778B1 - 시스템 클럭 유실 검출 회로 - Google Patents

Abstract

디지탈 네트워크 시스템 클럭의 유실을 검출하여 알람하는 장치에 관한 것이다. 상기 클럭 유실 검출 회로는, 주기를 가지는 클럭원의 상승 및 하강에지를 검출할 때 마다 주기검출신호를 발생하는 에지검출부와, 상기 주기검출신호에 응답하여 초기화되며 상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭을 카운팅하여 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와, 상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭의 입력을 카운팅하며 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와, 상기 경보부의 출력단에 접속되며, 상기 주기검출신호에 응답하여 상기 경보부를 디스에이블시켜 카운팅을 차단하는 경보제어부를 포함하여 구성된다.

Description

시스템 클럭 유실 검출 회로

본 발명은 디지탈 데이타를 송수신 하는 디지탈 네트워크(digital network)의 시스템 클럭 감시 회로에 관한 것으로, 특히 시스템 클럭의 유실을 검출하여 알람하는 장치에 관한 것이다.

디지탈 송수신 시스템에 의한 데이타를 상호간에 전송하는 디지탈 네트워크내의 각 시스템에는 네드워크 혹은 송신 시스템으로부터 전송되는 데이타로부터 시스템 클럭을 복원하여 내부 데이타 처리시 이를 이용하고 있다. 이러한 디지탈 네트워크 등에서는 송신측과 수신측간의 망동기 혹은 시스템의 오동작을 방지하기 위해 시스템 클럭은 대단히 중요하다. 따라서, 상기와 같은 디지탈 시스템에는 클럭을 감시하여 클럭의 유실등을 경보하는 클럭 에러 경보 장치 등이 탑재되며, 클럭 에러를 검출시 시스템을 복구하는 장치가 요구된다.

따라서, 본 발명의 목적은 디지탈 시스템에서 시스템 클럭의 유실를 비교적 간단한 로직회로에 의해 검출하여 경보할 수 있는 시스템 클럭 유실 검출 회로를 제공함에 있다.

본 발명의 다른 목적은 클럭원의 상승 및 하강 에지의 교호적인 천이 상태 변화 주기를 검출하여 클럭원의 유실 상태를 검출하는 시스템 클럭 유실 검출 회로를 제공함에 있다.

본 발명의 또다른 목적은 서로 다른 형태의 시스템 프로세서로 클럭원의 에러를 경보할 수 있는 시스템 클럭 유실 검출 회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 소정 주기를 가지는 클럭원의 상승 및 하강에지를 검출할 때 마다 주기검출신호를 발생하는 에지검출부와, 상기 주기검출신호에 응답하여 초기화되며 상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭을 카운팅하여 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와, 상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭의 입력을 카운팅하며 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와, 상기 경보부의 출력단에 접속되며, 상기 주기검출신호에 응답하여 상기 경보부를 디스에이블시켜 카운팅을 차단하는 경보제어부로 구성함을 특징으로 한다.

도 1은 본 발명의 실시예에 따른 시스템 클럭 유실 검출 회로.

도 2a, 도 2b 및 도 2c는 도 1에 도시된 시스템 클럭 유실 검출 회로의 적용 예시도들로이다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

도 1은 본 발명의 실시예에 따른 시스템 클럭 유실 검출 회로이다. 도 1을 참조하면, 감시하고자 하는 클럭원(source clock)(SCLKI)는 두 개의 플립플롭(12, 14) 및 두 개가 인버터(16, 18)로 구성된 에지검출회로(20)로 공급된다. 상기 에지검출회로(20)내의 플립플롭(12)은 초기 프리세트(preset) 상태에서 상기 클럭원(CLKI)이 상승에지로 될 때 출력단자(Q1)으로 논리 "로우"를 출력한다. 이때, 상기 플립플롭(12)의 출력 "로우"는 인버터(18)에 의해 "하이"로 반전되어 그에 접속된 플립플롭(14)을 프리세트에서 해제한다.

상기 플립플롭(14)은 클럭원(CLKI)를 반전하는 인버터(16)의 출력이 상승에지로 될 때 출력단자(Q2)로 논리 "로우"의 신호를 출력하여 앤드게이트(22)로 입력시킨다. 상기 앤드게이트(22)의 일측으로는 리세트신호가 입력된다. 상기 리세트신호(RESET)는 논리 "로우"가 활성화 상태로 도 1의 각부를 초기화시킬 때 논리 "로우"로 입력되며, 그 이외의 상태에서는 논리 "하이"의 상태로 입력된다. 상기 플립플롭(14)의 출력이 논리 "로우"로 천이되면, 앤드 게이트(22)의 출력에 접속된 상기 플립플롭(12)이 프리세트됨과 동시에 경보부(24)의 출력을 클리어하여 초기화한다. 따라서, 상기 플립플롭(12)와 (14)는 클럭원(CLKI)의 상승에지와 하강에지를 각각 검출하여 경보부(24)를 초기화함과 동시에 경보제어부(32)내의 플립플롭(26)를 프리세트 한다.

경보제어부(32)내의 플립플롭(26)이 프리세트되면, 그 출력이 인버터(30)에 의해 논리 "로우"로 반전되어저 경보부(24)를 구성하고 있는 카운터의 인에이블단자(ENT,ENP)에 제공되므로써 상기 경보부(24)는 상기 클럭원(CLKI)보다 적어도 2배 이상 빠른 감시클럭(inspection clock)(REFCLK)를 카운팅하기 않게된다. 따라서, 클럭원(CLKI)에 이상이 발생되어 소정 시간 이상 동안 "하이" 혹은 "로우"의 상태가 지속되면 상기 에지검출회로(20)내의 플립플롭(12, 14)의 출력이 변화되지 않게되며, 이로인하여 경보 제어부(32)의 출력은 논리 "하이"된다. 이때, 경보부(24)내의 카운터는 상기 감시클럭(REFCLK)를 카운팅하기 시작하며 상기 감시클럭(REFCLK)의 입력이 8주기 동안 연속 카운팅되면, 경보부(24)내의 카운터의 출력단자(QD)가 논리 "하이"로 천이되어 클럭원 에러신호(SACF)를 활성화된다.

상기와 같은 동작에 의해 클럭원 에러신호(SACF)가 논리 "하이"로 활성화되면, 이를 입력하는 시스템 프로세서(sysrem processor)(도시하지 않았음)등이 클럭복원을 위한 동작을 제어한다. 상기 클럭 유실 검출 회로의 출력을 시스템 프로세서로 전달하는 방법 등은 도 2에서 다양한 실시예들이 설명될 것이다.

상기 도 1의 실시예에 의한 클럭원 에러신호 발생회로는 감시클럭이 8주기 이상 연속되어 입력될 때 발생하도록 구성되었으나, 이는 경보부(24)내의 카운터의 출력단자들중 어느 출력단자를 사용하는 가에 따라 달라진다. 이러한 내용은 클럭원(CLKI)과 감시클럭(REFCLK)간의 주파수에 따라 적절하게 선택되어야 한다.

도 2a, 도 2b 및 도 2c는 도 1에 도시된 시스템 클럭 유실 검출 회로의 적용 예시도들로이다. 도 2a, 도 2b 및 도 2c를 참조하면, 본 발명에 따른 클럭 유실 검출 회로(10)로부터 출력되는 클럭원(CLKI) 에러 검출신호(SACF)는 시스템 프로세서의 구현 상태 혹은 클럭원 경보 시스템의 구현 상태에 따라 다양한 형태로 이용된다.

예를 들어, 도 2a를 참조하면, 인터럽트 핸들러(interrupt handler)를 가지지 않은 프로세서(102)를 채용하는 경우 MFP(multi function peripheral)(104)를 통해 프로세서(102)로 인터럽트 처리요구신호(IRQ: interrupt request signal)를 발생하는 방법이 적용될 수 있다. 상기 프로세서(102)는 상기 인터럽트 요구신호의 입력에 응답하여 클럭원 에러 상태를 상위 프로세서로 보고한다.

도 2b의 경우는, 프로세서(102)가 인터럽트 핸드를 내장하여 가진 상태를 도시한다. 이 경우, 상기 클럭 유실 검출 회로(10)로부터 출력되는 클럭원 에러신호(SACF)가 인터럽트 소스원으로 직접 제공되는 것이다. 도 2c는 클럭 유실 검출 회로(10)로부터 출력되는 클럭원 에러검출신호(SACF)의 입력에 의해 직접 가청음의 알람신호를 발생하는 알람로직(106)에 연결한 것을 나타낸다. 도 2c와 같은 경우, 알람로직(106)은 상기 클럭원 에러검출신호(SACF)가 논리 "하이"로 활성화되었을 때 음성 메세지 혹은 시스템 운용자가 인식할 수 있는 경보음을 발생하는 회로를 가져야한다.

따라서, 도 1과 같은 클럭 유실 검출 회로는 3개의 플립플롭, 4개의 게이트 및 하나의 카운터의 구성으로 간단히 구성할 수 있어 교환 네트워크의 하드웨어를 구성시 많이 이용되는 필드 프로그래머블 게이트 어레이(Field Programmble Gate Array : FPGA)내의 여분의 로직셀을 이용하여 비교적 용이하게 구현이 가능하다.

상술한 바와 같이 본 발명은 매우 간단한 로직의 구성에 의해 클럭의 에러 상태를 비교적 정확히 검출할 수 있고, 디지탈 네트워크를 구현이 많이 이용되는 FPGA의 여분 로직 셀을 이용함으로써 시스템의 구성을 간단히 할 수 있는 이점이 있다.

Claims (3)

1. 시스템 클럭 유실 검출 회로에 있어서,

   주기를 가지는 클럭원의 상승 및 하강 에지를 검출할 때 마다 주기검출신호를 발생하는 에지검출부와,

   상기 주기검출신호에 응답하여 초기화되며 상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭을 카운팅하여 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와,

   상기 클럭원보다 적어도 두 배 이상의 빠른 주기를 가지는 감시클럭의 입력을 카운팅하며 미리 설정된 값에 도달할 때 경보신호를 발생하는 경보부와,

   상기 경보부의 출력단에 접속되며, 상기 주기검출신호에 응답하여 상기 경보부를 디스에이블시켜 카운팅을 차단하는 경보제어부를 포함하여 구성함을 특징으로 하는 시스템 클럭 유실 검출 회로.
2. 제1항에 있어서, 상기 에지검출부는 상기 클럭원의 상승에지에 응답하여 제1논리신호를 래치하고 프리세트신호의 입력에 응답하여 제2논리신호를 출력하는 제1플립플롭과, 상기 제1플립플롭으로부터 출력되는 제1논리신호에 의해 프리세트 해제되며 상기 클럭원의 하강에지에 응답하여 상기 제1플립플롭을 프리세트신호를 발생하는 제2플립플롭으로 구성함을 특징으로 하는 시스템 클럭 유실 검출 회로.
3. 제2항에 있어서, 상기 경보제어부는 상기 제2플립플롭으로부터 발생된 프리세트신호의 활성화에 응답하여 프리세트되며, 상기 감시클럭의 하강 에지에 응답하여 상기 경보부를 인에이블시키는 제3플립플롭를 포함하여 구성함을 특징으로 하는 시스템 클럭 유실 검출 회로.