JPH03140021A - １／０交番信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 １１０交番信号を正しく検出する検出回路に関し、 １１０交番信号の１ビットの誤りを、２ビットの誤りと
して誤判定することを防止するための、誤検出パルスを
マスクするマスク手段をもつ、１１０交番信号検出回路
を提供することを目的とし、入力したＩ１０交番信号を
１クロック遅延させる遅延手段と、遅延手段で遅延させ
た１クロック前の入力信号と現在の入力信号を比較する
比較手段と、Ｉ１０交番信号が正常のときに、異常とし
て検出する誤検出パルスをマスクするマスク手段と、マ
スク手段の出力が２ビット以上一致していないことを検
出し、出力する一致検出手段と、タイマパルスが入力す
る毎に、一致検出手段の出力を出力保持する出力手段を
備え構成する。

〔産業上の利用分野〕

本発明は、１１０交番信号を正しく検出する検出回路に
関する。

例えば、伝送装置間を接続している伝送路上に障害が発
生したしたとき、その障害区間を端局装置に表示するた
めにＡＩＳ信号（Ａｌａｒｍ　　Ｔｎｄｉｃａｔｉｏｎ
　　Ｓｉｇｎａｌ）を用いている。

このＡＩＳ信号には、Ｉ１０交番信号、フレーム信号付
Ｉ１０交番信号（Ｂｌｕｅ　　Ｓｉｇｎａｌ）等が使用
されており、通信システムを管理、監視するための重要
な信号である。

このような、ＡＩＳ信号の誤検出をすることのない１１
０交番信号検出回路が要求されている。

（従来の技術〕 第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図である。

第４図に示す従来例は、ＡＩＳ信号として、１１０交番
信号を使用するときの１１０交番信号検出回路であり、
人力した１１０交番信号を１クロック遅延させるＤ−フ
リップフロップ回路（以下ＦＦ回路と称する）１１と、 １ビット遅延させた入力信号と現在の入力信号を比較す
るＥＸ−ＯＲ回路２１と、 ＥＸ−ＯＲ回路２１の出力と、クロック信号ＣＬＫとの
論理和をとる論理和回路（以下ＯＲ回路と称する）４１
と、 ＯＲ回路４１の出力をクロック信号として入力するＤ−
ＦＦ回路４３．４４と、 タイマ入力の立ち下がりで、Ｄ−ＦＦ回路４３．４４を
リセットさせるためのインバータ（以下ＩＮＶと称する
）４２と、 Ｄ−ＦＦ回路４４の出力をタイマパルスの入力毎に保持
出力するＤ−ＦＦ回路５Ｉより構成した例である。

上述の回路の動作を第５図のタイムチャートにより説明
する− （ａ）　　クロック信号である。

ｂ）入力１１０交番信号である。

斜線で表示した部分が、本来「０」であるべきところが
、ｒｌ、になっている。

（Ｃ）　　Ｅ　Ｘ　−ＯＲ回路２１の出力であり、入力
信号とＤ−ＦＦ回路１１で１クロック遅延させた信号が
一致しているところが、「０」となる。

（ｄ）ＯＲ回路４１で、（ａ）と（Ｃ）のＯＲをとった
出力である。

（ｅ）Ｄ−ＦＦ回路４３の入力端子には常時「１」を入
力しであるので、（ｄ）の最初の立ち上がりで「ｌ」が
出力される。

（ｆ）　　次の（ｄ）の立ち上がりで「ｌ」がＤ−ＦＦ
回路４４に出力される。

（員　タイマパルス入力である。

（社）　Ｄ−ＦＦ回路４４の出力［ｌｊが、タイマ信号
の立ち上がりで出力される。

ここでは、Ｄ−ＦＦ回路４４の出力が「１」であり、Ｄ
−ＦＦ回路５１の出力も「１」であり、反転出力Ｑ即ち
「０」が出力されるので、１１０交番信号ではないこと
を示すことになる。

１ピント以下の誤りのときには、Ｄ−ＦＦ回路４４の出
力が「０」のままであり、タイマ入力（６）により、Ｄ
−ＦＦ回路５１のｑには、ＡＩＳ信号であることを示す
「１」が出力される。

〔発明が解決しようとする課題〕

上述の従来例では、Ｉ１０交番信号が１ビットの誤りを
生じたとき、２ビットの誤りとして検出してしまい、実
際にはＡＴＳ信号を受信しているにもかかわらず、ＡＩ
Ｓ信号ではないと誤判定してしまう。

本発明は、１１０交番信号の１ビットの誤りを、２ビッ
トの誤りとして誤判定するこ七を防止するための、誤検
出パルスをマスクするマスク手段をもつ、Ｉ１０交番信
号検出回路を提供することを目的とする。

〔課題を解決するための手段］ 第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は、入力
したＩ１０交番信号を１クロック遅延させる遅延手段で
あり、 ２０は、遅延手段１０で遅延させたｌクロック前の入力
信号と現在の入力信号を比較する比較手段であり、 ３０は、１１０交番信号が正常のときに、異常として検
出する誤検出パルスをマスクするマスク手段であり、 ４０は、マスク手段３０の出力が２ビット以上一致して
いないことを検出し、出力する一致検出手段であり、 ５０は、タイマ人力の１周期毎に、一致検出手段４０の
出力を出力保持する出力手段であり、かかる手段を具備
することにより本課題を解決するための手段とする。

〔作　用〕

入力したＩ１０交番信号を遅延手段１０で、１クロック
遅延させる。

ｌクロック遅延させた信号と、現在の入力信号を比較手
段２０にて比較し、入力信号にピント誤りがあることを
示す信号を発生させる。

比較手段２０の出力信号をマスク手段３０に入力し、１
ビットの入力信号の誤りを、２ビットの誤りとして検出
する２個目のパルスをマスクする出力を発生させる。

一致検出回路４０では、２ビット以上一致していないと
きに出力を「ＩＪとして、出力手段５０により、１１０
交番信号でないことを示す「０」を出力する。

上記のマスク手段３０のマスク動作により、１１０交番
信号の１ビットの誤りを、２ビットの誤りと誤判定する
ことを防止することが可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明する図、第３図は本発明の
実施例のタイムチャートを説明する図をそれぞれ示す。

なお、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、第１図で説明した遅延
手段１０として、Ｄ−ＦＦ回路１１、比較手段２０とし
て、ＥＸ−ＯＲ回路２工、マスク手段３０として、Ｄ−
ＦＦ回路３１と否定論理和回路（以下ＮＯＲ回路と称す
る）３２、一致検出手段４０として、ＯＲ回路４１、Ｉ
ＮＶ４２、Ｄ−ＦＦ回路４３．４４、 出力手段５０として、Ｄ−ＦＦ回路５１より構成した例
である。

上述の回路の動作を第３図のタイムチャートにより説明
する。

■　クロック信号である。

■　入力Ｉ１０交番信号である。

斜線で表示した部分が、本来「０」であるべきところが
、「１」になっている。

■　ＥＸ−ＯＲ回路２１の出力であり、入力信号とＤ−
ＦＦ回路１１で１クロック遅延させた信号が、一致して
いるところが「Ｏ」となる。この出力は「０」が２ビッ
ト幅持続する信号となる。

■　ＥＸ−ＯＲ回路２１の出力とＤ−ＦＦ回路３１の出
力を入力とするＮＯＲ回路３２の出力をＤ−ＦＦ回路３
１に入力する。

■　ＮＯＲ回路３２の出力がｒｌ、になった次のクロッ
クでＤ−ＦＦ回路３１のＱに「１」が出力され、ＮＯＲ
回路３２の出力はｒ□、となり、その次のクロックでＤ
−ＦＦ回路３１のＱに「０」が出力される。この出力は
、１ビット幅の信号となる。

■　■の反転出力Ｑである。

■　ＯＲ回路４１で、ＣＬＫ■と■のＯＲ回路とった出
力、 ■　Ｄ−ＦＦ回路４３の入力端子には「１」を入力しで
あるので、■の立ち上がりで「１」が出力される。

■　■は立ち上がりが１回だけある信号であるので、Ｄ
−ＦＦ回路４３の出力はそのまま保持されており、Ｄ−
ＦＦ回路４４には次のＣＫ大入力ないので、「０」の状
態を継続している。

［相］　タイマパルスである。

■　Ｄ−ＦＦ回路４４の出力「０」が、タイマパルスの
立ち上がりで出力される。

ここでは、Ｄ−ＦＦ回路４４の出力Ｑ「０」であり、Ｄ
−ＦＦ回路５Ｉの出力も「０」であり、Ｑ出力ｒｌ、を
出力させるので、入力している信号は１１０交番信号即
ちＡＩＳ信号であることを示すことになる。

タイマパルス０は一定の時間間隔で入力されており、タ
イマパルスとタイマパルスの間で２ビット以上のビット
エラーが発生したときには、ＡＩＳ信号でないとして、
Ｄ−ＦＦ回路５１のＱより「０」が出力される。

以上のように構成することにより、１１０交番信号を正
確に検出することが可能となる。

〔発明の効果］ 以上のような本発明によれば、Ｉ１０交番信号の誤り検
出は、１ビット遅延させた信号と、現在の入力信号を比
較するので、入力信号が１ビット誤りを発生したとき、
２ビットの誤りと誤検出するのを、マスク手段を使用し
て、１ビットをマスクすることにより、１１０交番信号
を正確に検出できる１７０交番信号検出回路を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例のタイムチャートを説明する図
、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。 図において、 ＩＯは遅延手段、 １１．３１．４３．４４．５ＬはＦＦ回路、２０は比較
手段、　　２１はＥＸ−ＯＲ１路、３０はマスク手段、
　３２はＮＯＲ回路、４０は一敗検出手段、４１はＯＲ
回路、４２はＩＮＶ、 ５０は出力手段、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 ｒｌ、３．、Ｏ，、、−、、、、、、−本発明の詳細な
説明する図 第２図 従来例を説明する図 第４図 本発明の実施例のタイムチャートを説明する図従来例の
タイムチャートを説明する図 第５図

Claims (1)

1. 【特許請求の範囲】 １／０交番信号を正しく検出する検出回路であって、 入力した１／０交番信号を１クロック遅延させる遅延手
   段（１０）と、 前記遅延手段（１０）で遅延させた１クロック前の入力
   信号と現在の入力信号を比較する比較手段（２０）と、 １／０交番信号が正常のときに、異常として検出する誤
   検出パルスをマスクするマスク手段（３０）と、 前記マスク手段（３０）の出力が２ビット以上一致して
   いないことを検出し、出力する一致検出手段（４０）と
   、 タイマパルスが入力する毎に、前記一致検出手段（４０
   ）の出力を出力保持する出力手段（５０）を備えたこと
   を特徴とする１／０交番信号検出回路。