JPS6354034A - 複数バルス列検出回路 - Google Patents
複数バルス列検出回路Info
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- JPS6354034A JPS6354034A JP19838986A JP19838986A JPS6354034A JP S6354034 A JPS6354034 A JP S6354034A JP 19838986 A JP19838986 A JP 19838986A JP 19838986 A JP19838986 A JP 19838986A JP S6354034 A JPS6354034 A JP S6354034A
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- Japan
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- pulse
- output
- circuit
- flip
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｎ列（Ｎ２２）のパルス列の有無を検出する
複数パルス列検出回路に関する。
複数パルス列検出回路に関する。
（従来の技術）
従来、Ｎ列のパルス列を検出する場合は、第３図に示す
ように各列２３．２４ごとに独立のパルス検出回路２５
．２６を設け、それぞれのパルス検出回路で、パルスの
有無を検出する回路構成となっていた。
ように各列２３．２４ごとに独立のパルス検出回路２５
．２６を設け、それぞれのパルス検出回路で、パルスの
有無を検出する回路構成となっていた。
（発明が解決しようとする問題点）
上述した従来の回路構成では、パルス列の数と同数のパ
ルス検出回路を必要とするため、検出するパルス列の並
列数が多くなると、並列数の増加に応じて回路構成が拡
大する欠点がある。
ルス検出回路を必要とするため、検出するパルス列の並
列数が多くなると、並列数の増加に応じて回路構成が拡
大する欠点がある。
本発明は、上記問題点に鑑みてなされたもので、簡単な
回路構成で並列人力する複数列つパルス列を検出するこ
とのできる複数パルス列検出回路を提供することを目的
とする。
回路構成で並列人力する複数列つパルス列を検出するこ
とのできる複数パルス列検出回路を提供することを目的
とする。
（問題点を解決するだめの手段）
前述の問題点を解決し、上記目的を達成すＳために本発
明が提供する手段は、所定のパルス周期のパルス列信号
を並列に複数列入力する否定福−回路と、該否定論理和
回路に入力する前記複数列のパルス列信号と同一信号を
同時に入力する論理積回路と、該論理積回路の出力を前
記パルス周期よシ短かい周期のクロック信号に基づいて
反転処理する第１の７リツプフロツプ回路と、該第１の
７リツプフロツプ回路の出力を前記否定論理和回路の出
力に基づいて反転処理する第２の７リツプフロツプ回路
と、該第２の７リツプフロツプ回路の出力パルスを検出
するパルス検出回路とを設けたことを特徴とする。
明が提供する手段は、所定のパルス周期のパルス列信号
を並列に複数列入力する否定福−回路と、該否定論理和
回路に入力する前記複数列のパルス列信号と同一信号を
同時に入力する論理積回路と、該論理積回路の出力を前
記パルス周期よシ短かい周期のクロック信号に基づいて
反転処理する第１の７リツプフロツプ回路と、該第１の
７リツプフロツプ回路の出力を前記否定論理和回路の出
力に基づいて反転処理する第２の７リツプフロツプ回路
と、該第２の７リツプフロツプ回路の出力パルスを検出
するパルス検出回路とを設けたことを特徴とする。
（実施例）
次して本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示したブロック図、８ｇ
２図は第１図実施例の各部波形図である。
２図は第１図実施例の各部波形図である。
２列のパルス列１６．１７のそれぞれをＡＮＤゲート１
１とＮ ＯＲゲート１２ど７リツプフロツブ１３．１４
と、パルス検出回路１５で、検出する。
１とＮ ＯＲゲート１２ど７リツプフロツブ１３．１４
と、パルス検出回路１５で、検出する。
第２図＆て示すようなパルス列１６．１７は、ＡＮＤゲ
ート１１とＮＯＲゲート１２にそれぞれ入力される。Ａ
ＮＤゲート１１の出力パルス列１９は、フリップフロッ
プ１３のＤ端子に入力される。クロック信号１８は、フ
リップ７０ツブ１３のクロック端子ＣＬに入力される。
ート１１とＮＯＲゲート１２にそれぞれ入力される。Ａ
ＮＤゲート１１の出力パルス列１９は、フリップフロッ
プ１３のＤ端子に入力される。クロック信号１８は、フ
リップ７０ツブ１３のクロック端子ＣＬに入力される。
第２図に示すように７リツプフロツブ１３のＱ出力がク
ロック信号１８の立ち上がシで反転することから出力パ
ルス列２１はパルス列１９に対して所定時間遅延される
。フリップ７０ツブ１３の出力２１は、フリップフロッ
プ１４のＤ端子に入力され、フリップフロップ１４のク
ロック端子ＣＬには、ＮＯＲゲート１２の出力２０が入
力される。前述と同様に７リツプ７０ツブ１３のＱ出力
は、クロック信号２０の立ち上がシで反転し、第２図に
示すようなパルス２２を出力する。フリップ７０ツブ１
４の出力パルス列２２は、パルス検出回路１５で検出さ
れる。
ロック信号１８の立ち上がシで反転することから出力パ
ルス列２１はパルス列１９に対して所定時間遅延される
。フリップ７０ツブ１３の出力２１は、フリップフロッ
プ１４のＤ端子に入力され、フリップフロップ１４のク
ロック端子ＣＬには、ＮＯＲゲート１２の出力２０が入
力される。前述と同様に７リツプ７０ツブ１３のＱ出力
は、クロック信号２０の立ち上がシで反転し、第２図に
示すようなパルス２２を出力する。フリップ７０ツブ１
４の出力パルス列２２は、パルス検出回路１５で検出さ
れる。
パルス列１６．１７がともに正常であるときは、７リツ
プフロツプ１４は、必らず第２図に示すようにパルス列
２２を送出し、このパルス列２２をパルス検出回路１５
で検出する。
プフロツプ１４は、必らず第２図に示すようにパルス列
２２を送出し、このパルス列２２をパルス検出回路１５
で検出する。
パルス列１６．１７のうち、いずれか一方のパルス列が
断の状態で１１１に保持されると、ＮＯＲゲート１２の
出力、即ちパルス列２０が１０１となり、フリップ７０
ツブ１４の動作を禁止してパルス列２２がパルス断の状
態となる。又逆にパルス列１６．１７のいずれか一方の
パルス列が１０＠で保持されると、ＡＮＤゲート１１の
出力、即ちパルス列１９が１０＠となり、フリップ７０
ツブ１３の反転動作を禁止してパルス列２２がパルス断
の状態となる。
断の状態で１１１に保持されると、ＮＯＲゲート１２の
出力、即ちパルス列２０が１０１となり、フリップ７０
ツブ１４の動作を禁止してパルス列２２がパルス断の状
態となる。又逆にパルス列１６．１７のいずれか一方の
パルス列が１０＠で保持されると、ＡＮＤゲート１１の
出力、即ちパルス列１９が１０＠となり、フリップ７０
ツブ１３の反転動作を禁止してパルス列２２がパルス断
の状態となる。
従って、パルス列１６．１７のうち、いずれか一方のパ
ルス列がレベルＩＯＩ又はレベル１１１で継続的に保持
され、障害を生じた場合には、パルス検出回路１５に対
するパルス入力が得られないことから、パルス検出回路
１５は、パルス検出することができず障害を生じた旨を
判定する。
ルス列がレベルＩＯＩ又はレベル１１１で継続的に保持
され、障害を生じた場合には、パルス検出回路１５に対
するパルス入力が得られないことから、パルス検出回路
１５は、パルス検出することができず障害を生じた旨を
判定する。
（発明の効果）
以上説明したように本発明によれば、パルス列の数が多
くても、パルス検出回路の数を削減できる効果があり、
回路構成を簡易化できる効果がち
くても、パルス検出回路の数を削減できる効果があり、
回路構成を簡易化できる効果がち
第１図は、本発明の一実施例を示したブロック図、第２
図は第１図実施例のタイムチャート図、第３図は従来例
を示したブロック図である。 １１・・・ＡＮＤゲート、 １２・・・ＮＯＲゲート、
１３・・・第１の７リツプフロツプ、１４・・・第２の
フリップフロップ、１５・・・パルス検出回路、１６゜
１７・・・入力パルス列、１８・・・クロック信号、１
９・・・ＡＮＤＮＯゲート、２０・・・ＮＯＲゲート出
力、２１・・・第１７リツプフロツプの出力信看、２２
・・・第２フリツプフロツプの出力信号、２３゜２４・
・・入力パルス列、２５． ２６・・・パルス検出回路
。
図は第１図実施例のタイムチャート図、第３図は従来例
を示したブロック図である。 １１・・・ＡＮＤゲート、 １２・・・ＮＯＲゲート、
１３・・・第１の７リツプフロツプ、１４・・・第２の
フリップフロップ、１５・・・パルス検出回路、１６゜
１７・・・入力パルス列、１８・・・クロック信号、１
９・・・ＡＮＤＮＯゲート、２０・・・ＮＯＲゲート出
力、２１・・・第１７リツプフロツプの出力信看、２２
・・・第２フリツプフロツプの出力信号、２３゜２４・
・・入力パルス列、２５． ２６・・・パルス検出回路
。
Claims (1)
- 所定のパルス周期のパルス列信号を並列に複数列入力す
る否定論理和回路と、該否定論理和回路に入力する前記
複数列のパルス列信号と同一信号を同時に入力する論理
積回路と、該論理積回路の出力を前記パルス周期より短
かい周期のクロック信号に基づいて反転処理する第１の
フリップフロップ回路と、該第１のフリップフロップ回
路の出力を前記否定論理回路の出力に基づいて反転処理
する第２のフリップフロップ回路と、該第２のフリップ
フロップ回路の出力パルスを検出するパルス検出回路と
を設けたことを特徴とする複数パルス列検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838986A JPS6354034A (ja) | 1986-08-25 | 1986-08-25 | 複数バルス列検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838986A JPS6354034A (ja) | 1986-08-25 | 1986-08-25 | 複数バルス列検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354034A true JPS6354034A (ja) | 1988-03-08 |
Family
ID=16390312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19838986A Pending JPS6354034A (ja) | 1986-08-25 | 1986-08-25 | 複数バルス列検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354034A (ja) |
-
1986
- 1986-08-25 JP JP19838986A patent/JPS6354034A/ja active Pending
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