JPS6354034A - 複数バルス列検出回路 - Google Patents

複数バルス列検出回路

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JPS6354034A
JPS6354034A JP19838986A JP19838986A JPS6354034A JP S6354034 A JPS6354034 A JP S6354034A JP 19838986 A JP19838986 A JP 19838986A JP 19838986 A JP19838986 A JP 19838986A JP S6354034 A JPS6354034 A JP S6354034A
Authority
JP
Japan
Prior art keywords
pulse
output
circuit
flip
gate
Prior art date
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Application number
JP19838986A
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English (en)
Inventor
Toyoaki Nakamura
中村 豊明
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6354034A publication Critical patent/JPS6354034A/ja
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  • Manipulation Of Pulses (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、N列(N22)のパルス列の有無を検出する
複数パルス列検出回路に関する。
(従来の技術) 従来、N列のパルス列を検出する場合は、第3図に示す
ように各列23.24ごとに独立のパルス検出回路25
.26を設け、それぞれのパルス検出回路で、パルスの
有無を検出する回路構成となっていた。
(発明が解決しようとする問題点) 上述した従来の回路構成では、パルス列の数と同数のパ
ルス検出回路を必要とするため、検出するパルス列の並
列数が多くなると、並列数の増加に応じて回路構成が拡
大する欠点がある。
本発明は、上記問題点に鑑みてなされたもので、簡単な
回路構成で並列人力する複数列つパルス列を検出するこ
とのできる複数パルス列検出回路を提供することを目的
とする。
(問題点を解決するだめの手段) 前述の問題点を解決し、上記目的を達成すSために本発
明が提供する手段は、所定のパルス周期のパルス列信号
を並列に複数列入力する否定福−回路と、該否定論理和
回路に入力する前記複数列のパルス列信号と同一信号を
同時に入力する論理積回路と、該論理積回路の出力を前
記パルス周期よシ短かい周期のクロック信号に基づいて
反転処理する第1の7リツプフロツプ回路と、該第1の
7リツプフロツプ回路の出力を前記否定論理和回路の出
力に基づいて反転処理する第2の7リツプフロツプ回路
と、該第2の7リツプフロツプ回路の出力パルスを検出
するパルス検出回路とを設けたことを特徴とする。
(実施例) 次して本発明について図面を参照して説明する。
第1図は、本発明の一実施例を示したブロック図、8g
2図は第1図実施例の各部波形図である。
2列のパルス列16.17のそれぞれをANDゲート1
1とN ORゲート12ど7リツプフロツブ13.14
と、パルス検出回路15で、検出する。
第2図&て示すようなパルス列16.17は、ANDゲ
ート11とNORゲート12にそれぞれ入力される。A
NDゲート11の出力パルス列19は、フリップフロッ
プ13のD端子に入力される。クロック信号18は、フ
リップ70ツブ13のクロック端子CLに入力される。
第2図に示すように7リツプフロツブ13のQ出力がク
ロック信号18の立ち上がシで反転することから出力パ
ルス列21はパルス列19に対して所定時間遅延される
。フリップ70ツブ13の出力21は、フリップフロッ
プ14のD端子に入力され、フリップフロップ14のク
ロック端子CLには、NORゲート12の出力20が入
力される。前述と同様に7リツプ70ツブ13のQ出力
は、クロック信号20の立ち上がシで反転し、第2図に
示すようなパルス22を出力する。フリップ70ツブ1
4の出力パルス列22は、パルス検出回路15で検出さ
れる。
パルス列16.17がともに正常であるときは、7リツ
プフロツプ14は、必らず第2図に示すようにパルス列
22を送出し、このパルス列22をパルス検出回路15
で検出する。
パルス列16.17のうち、いずれか一方のパルス列が
断の状態で111に保持されると、NORゲート12の
出力、即ちパルス列20が101となり、フリップ70
ツブ14の動作を禁止してパルス列22がパルス断の状
態となる。又逆にパルス列16.17のいずれか一方の
パルス列が10@で保持されると、ANDゲート11の
出力、即ちパルス列19が10@となり、フリップ70
ツブ13の反転動作を禁止してパルス列22がパルス断
の状態となる。
従って、パルス列16.17のうち、いずれか一方のパ
ルス列がレベルIOI又はレベル111で継続的に保持
され、障害を生じた場合には、パルス検出回路15に対
するパルス入力が得られないことから、パルス検出回路
15は、パルス検出することができず障害を生じた旨を
判定する。
(発明の効果) 以上説明したように本発明によれば、パルス列の数が多
くても、パルス検出回路の数を削減できる効果があり、
回路構成を簡易化できる効果がち
【図面の簡単な説明】
第1図は、本発明の一実施例を示したブロック図、第2
図は第1図実施例のタイムチャート図、第3図は従来例
を示したブロック図である。 11・・・ANDゲート、 12・・・NORゲート、
13・・・第1の7リツプフロツプ、14・・・第2の
フリップフロップ、15・・・パルス検出回路、16゜
17・・・入力パルス列、18・・・クロック信号、1
9・・・ANDNOゲート、20・・・NORゲート出
力、21・・・第17リツプフロツプの出力信看、22
・・・第2フリツプフロツプの出力信号、23゜24・
・・入力パルス列、25. 26・・・パルス検出回路

Claims (1)

    【特許請求の範囲】
  1. 所定のパルス周期のパルス列信号を並列に複数列入力す
    る否定論理和回路と、該否定論理和回路に入力する前記
    複数列のパルス列信号と同一信号を同時に入力する論理
    積回路と、該論理積回路の出力を前記パルス周期より短
    かい周期のクロック信号に基づいて反転処理する第1の
    フリップフロップ回路と、該第1のフリップフロップ回
    路の出力を前記否定論理回路の出力に基づいて反転処理
    する第2のフリップフロップ回路と、該第2のフリップ
    フロップ回路の出力パルスを検出するパルス検出回路と
    を設けたことを特徴とする複数パルス列検出回路。
JP19838986A 1986-08-25 1986-08-25 複数バルス列検出回路 Pending JPS6354034A (ja)

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