JPS62118633A - デイジタル識別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル識別回路に関し、特に非同期式パル
ス幅変調信号を識別するディジクル識別回路に間すら。

〔従来の技術〕

従来、非同期式パルス幅変調信号を識別するディジタル
識別回路としては、例えば第５図に示すような回路構成
を有するものが知られている。同図において、１は非同
期式パルス幅変調信号が加わる信号線、２は同期回路、
３は同期回路２で生成された同期信号、４はデータ入力
端子Ｄ１が信号線１に接続され、クロック端子ＣＩに同
期信号３が入力されたＤフリップフロップ、５はＤフリ
ップフロップ４の出力端子Ｑ１の出力で、これが識別出
力信号となる。

信号線１に加わる非同期式パルス幅変調信号は、雑音等
の影響を受けない正常な場合、第６図（Ａ）に示すよう
に、例えば論理“１”に対応するパルス幅の大きいパル
ス８０と、論理“Ｏ”に対応するパルス幅の小さいパル
ス８１とから構成される。同期回路２は、第６図（Ｂ）
に示すように、信号線ｌのレベルが“０”から“１″へ
立ち上がったときに同期信号３のレベルを“１”から“
Ｏ”にし、その状態を論理“１″のパルス８０と論理“
０′のパルス８１とのほぼ中間のパルス幅に相当する時
間だけ保持した後、再び同期信号３のレベルを“１”と
する。Ｄフリップフロップ４はクロック端子Ｃ１に加わ
る同期信号３のレベルが“０”から１゜へ立ち上がった
タイミングにおいてデータ入力端子Ｄ１のレベルを検出
して出力端子Ｑ１へ出力するので、信号線１上の非同期
式パルス幅変調信号。

同期信号３が第６図（Ａ）、　　（Ｂ）に示すようにそ
れぞれ変化する場合、Ｄフリップフロップ４の出力５は
第６図（Ｃ）に示すように論理“１”のパルス８０が到
来したときレベルが“１′となり、反対に論理“０”の
パルス８１が到来したときレベルが“０”となるディジ
タル識別信号が得られる。

〔発明が解決しようとする問題点〕

ところで、上述した従来のディジタル識別回路では識別
出力信号が“０”となっている待機状態において、伝送
路中における雑音や外部装置等からの雑音により信号線
１上に第７図（Ａ）に示すような間隔の狭い雑音パルス
８２〜８６が連続して混入した場合、同期信号３は第７
図（Ｂ）に示すものとなり、Ｄフリップフロップ４は第
７図（Ｂ）に示す信号の“０”から“ｌ”の立ち上がり
で識別動作を行なう。このため、雑音パルス８２．８３
の如くたまたま同期信号３の立ち上がりタイミングで“
０°となれば良いが、雑音パルス８４．８６の如くその
タイミングで“１”であると、Ｄフリップフロップ４の
出力５は第７図（Ｃ）に示すように、待機状態で本来“
０”レベルを保持すべきところが、雑音によって誤って
“１゛のレベルを出力してしまう等の欠点がある。

本発明はこのような従来の欠点を改善したもので、その
目的は、耐雑音性に優れたディジタル識別回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、非同期式パルス幅
変調信号が加わる信号線に接続され、該信号線上のレベ
ルが所定方向に変化した時点から所定時間だけ所定レベ
ルとなる同期信号を生成する同期回路と、 前記信号線に接読されると共に前記同期信号を入力とし
、前記同期信号における前記所定レベルの後端の変化タ
イミングで前記信号線上のレベルを検出して出力する識
別回路と、 前記信号線に接続されると共に前記同期信号を入力とし
、前記同期信号が前記所定レベルを示している期間中に
前記信号線上のレベルが再び前記所定方向に変化したと
きは、該所定レベルの後端のタイミングにおける前記識
別回路の検出動作を行なわせないようにするリセ・７ト
信号を発生するリセット信号発生回路とでディジタル識
別回路を構成する。

〔作用〕

信号線に正常な非同期式パルス幅変調信号のみが加わっ
ている場合、同期回路から出力される同期信号が所定レ
ベルとなっている期間に信号線上のレベルが再び前記所
定方向に変化することはなく、その場合にはリセット信
号発生回路からリセット信号が発生されないので、識別
回路は同期信号の所定レベル品後端におけるタイミング
で信号線上のレベルを検出して出力する。

一方、信号線に連続した雑音パルスが混入すると、同期
信号が所定レベルとなっている期間に再び信号線上のレ
ベルが前記所定方向に変化し、リセット信号発生回路か
らリセット信号が発生されることから識別回路はリセッ
トされ、同期信号の所定レベルの後端におけるタイミン
グで信号線上のレベルを検出して出力する動作は行なわ
れない。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例のブロック図であり、第５図
と同一符号は同一部分を示し、６はリセット信号発生回
路、７はリセット信号、６１はＤフリップフロップ、６
２はインバータである。

本実施例のディジタル識別回路が第５図の従来のディジ
タル識別回路と相違するところは、信号線ｌに接続され
ると共に同期信号３を入力とし、同期信号３が所定レベ
ル（本実施例では“０”）を示している期間中に信号線
１上のレベルが再び所定方向（本実施例においては“Ｏ
”から“１”の方向）に変化したとき、今回の所定レベ
ルの後端のタイミングにおけるＤフリップフロップ（識
別回路）４の検出動作を行なわせないようにするリセッ
ト信号発生回路６を設けた点にある。このリセット信号
発生回路６は、本実施例では、Ｄフリップフロップ６１
とインバータ６２で構成され、Ｄフリップフロンプロ１
のクロック端子Ｃ２は信号線１に接続され、リセット端
子Ｒ２には同期信号３が入力され、データ入力端子Ｄ２
にはインバータ６２によって同期信号３を反転した同期
信号が入力され、その出力端子Ｑ２からリセット信号７
が取出され、Ｄフリップフロップ４のリセット端子Ｒ１
に入力されている。

第２図は正規の非同期式パルス幅変調信号が信号線ｌに
入力された場合における第１７各部の信号波形の一例を
示すタイムチャートであり、同図（Ａ）はディジタル値
“１″に対応するパルス幅の大きいパルス８０とディジ
タル“Ｏ″に対応するパルス幅の小さいパルス８１とを
含む信号線１のレベル、同図（Ｂ）は同期信号３、同図
（Ｃ）はインバータ６２の出力、同図（Ｄ）はリセット
信号７、同図（Ｅ）は識別出力信号５をそれぞれ示す。

同図に示すように、信号ｍｌに正常な非同期式パルス幅
変調信号のみが入力された場合には、同期信号３がレベ
ル″０”の期間中に信号線１上のレベルが再び″Ｏ“か
ら“１”へ変化することはないので、Ｄフリップフロッ
プ６１のクロック端子Ｃ２のレベルはその間“ｌ”のま
まであり、リセット信号７は“Ｏ”を維持している。従
って、Ｄフリップフロップ４は同期信号３の“０″から
１”の立ち上がりタイミングで信号線ｌ上のレベルを検
出し、出力端子Ｑ１から出力する動作を通常通り実施し
ている。

第３図は識別出力信号５が待機状態の“０”となってい
る期間に信号ｍｌ上に雑音が混入した場合における第１
７各部の信号波形の一例を示すタイムチャートであり、
同図（Ａ＞は雑音パルス８２〜８６を含む信号線１０レ
ベル、同図（Ｂ）は同期信号３、同図（Ｃ）はインバー
タ６２の出力、同図（Ｄ）はリセット信号７、同図（Ｅ
）は識別出力信号５をそれぞれ示す。同図に示すように
、信号線１上にパルス幅の狭い雑音パルスが連続して混
入した場合、同期回路２はあたかも正規のパルスが入力
されたものとしてそれぞれ最初の雑音パルス８２或いは
雑音パルス８４の立ち上がりで動作を開始し、同期信号
３を所定の期間だけ“０”にし、その後再び“１”とす
る。従って、何等の対策も講じていない場合、Ｄフリッ
プフロップ４は同期信号３の“Ｏ″から１１”の立ち上
がりタイミングで信号線ｌ上のレベルの検出とその検出
値の出力を行なって雑音パルス８４〜８６によって誤動
作することになるが、本実施例では同期信号３が“Ｏ゛
の期間に信号線１に現れる雑音パルス８３或いは雑音パ
ルス８５によってＤフリップフロップ６１がトリガされ
、リセット信号７が同期信号３が“１”になるまで“ｌ
”となってＤフリップフロップ４をリセット状態とする
ので、雑音パルス８４〜８６の如く同期信号３の立ち上
がりタイミングで“１”となる雑音が入力されても第３
図（Ｅ）に示すように識別出力信号５は“０“を維持し
たままとなる。

なおりフリップフロップ６１は同期信号３が“１″にな
るとリセフトされる。

以上の実施例では同期回路３から一つの同期信号３を取
出し、これをＤフリップフロップ６１のリセット端子Ｒ
２に直接加えると共にインバータ６２を介してＤフリッ
プフロップ６１のデータ入力端子Ｄ２に加えたが、例え
ば第４図に示すように同期回路２から同期信号３とは別
に、リセット端子Ｒ２用の同期信号と、データ入力端子
Ｄ２用の同期信号とを取出す構成としても良い。

〔発明の効果〕

以上説明したように、本発明は、同期回路と識別回路に
加え、リセット信号発生回路を設けることにより、非同
期式パルス幅変調信号が加わる信号線に雑音が混入した
場合、その雑音によって誤って識別回路が動作すること
を極力防止することができ、耐雑音性に優れたディジタ
ル識別回路を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は正規
の非同期式パルス幅変調信号が信号ｗＡ１に入力された
場合における第１図各部の信号波形の一例を示すタイム
チャート、 第３図は信号線１上に雑音が混入した場合における第１
図各部の信号波形の一例を示すタイムチャート、 第４図は本発明の別の実施例のブロック図、第５図は従
来のディジタル識別回路の構成を示すブロック図、 第６図および第７図は従来のディジタル識別回路の動作
を説明するためのタイムチャートである。 １は非同期式パルス幅変調信号が加わる信号線、２は同
期回路、３は同期信号、４，６１はＤフリツブフロノブ
、５は識別出力信号、６はリセット信号発生回路、７は
リセット信号、６２はインバータである。

Claims (1)

1. 【特許請求の範囲】 非同期式パルス幅変調信号が加わる信号線に接続され、
   該信号線上のレベルが所定方向に変化した時点から所定
   時間だけ所定レベルとなる同期信号を生成する同期回路
   と、 前記信号線に接続されると共に前記同期信号を入力とし
   、前記同期信号における前記所定レベルの後端の変化タ
   イミングで前記信号線上のレベルを検出して出力する識
   別回路と、 前記信号線に接続されると共に前記同期信号を入力とし
   、前記同期信号が前記所定レベルを示している期間中に
   前記信号線上のレベルが再び前記所定方向に変化したと
   きは、該所定レベルの後端のタイミングにおける前記識
   別回路の検出動作を行なわせないようにするリセット信
   号を発生するリセット信号発生回路とを具備したことを
   特徴とするディジタル識別回路。