JPS6324711A - デイジタルパルス回路 - Google Patents
デイジタルパルス回路Info
- Publication number
- JPS6324711A JPS6324711A JP61168636A JP16863686A JPS6324711A JP S6324711 A JPS6324711 A JP S6324711A JP 61168636 A JP61168636 A JP 61168636A JP 16863686 A JP16863686 A JP 16863686A JP S6324711 A JPS6324711 A JP S6324711A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay means
- signal
- delay
- pulse
- Prior art date
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路に関し、特にパルス信号の立ち
上が９あるいは立ち下がシの検出回路に関する。
上が９あるいは立ち下がシの検出回路に関する。
ディジタルパルスの立ち上がり／立ち下がシ検出回路と
しては遅延手段を利用したパルス発生回路がよく知られ
ている。
しては遅延手段を利用したパルス発生回路がよく知られ
ている。
従来のパルス発生回路について図を用いて説明するが、
立ち上が９あるいは立ち下がりのどちらを検出する場合
でも同様に説明されるため、立ち下がり検出回路につい
て説明する。
立ち上が９あるいは立ち下がりのどちらを検出する場合
でも同様に説明されるため、立ち下がり検出回路につい
て説明する。
第４図は従来例としての立ち下がり検出回路の回路図で
第５図、第６図は第４図の回路の動作を説明するための
タイミング図である。
第５図、第６図は第４図の回路の動作を説明するための
タイミング図である。
第４図において、１は入カバルス信号線、２はインバー
タ、３はインバータ２の出力信号線、１４は遅延手段、
１５は遅延手段４の出力信号線、１６はアンド回路１７
はアンド回路１６の出力信号線であシ、第５図のタイミ
ング図に示すようにパルス入力信号１が正常な波形であ
ればパルス入力信号１が正常な波形であればパルス入力
信号の立ち下がりＴｌｌより遅延手段４の遅延時間ｔｌ
ｌの時間幅の信号１７がアンド回路１６の出力信号とし
て得られ、パルス入信号ｌの立ち下がりが検出される。
タ、３はインバータ２の出力信号線、１４は遅延手段、
１５は遅延手段４の出力信号線、１６はアンド回路１７
はアンド回路１６の出力信号線であシ、第５図のタイミ
ング図に示すようにパルス入力信号１が正常な波形であ
ればパルス入力信号１が正常な波形であればパルス入力
信号の立ち下がりＴｌｌより遅延手段４の遅延時間ｔｌ
ｌの時間幅の信号１７がアンド回路１６の出力信号とし
て得られ、パルス入信号ｌの立ち下がりが検出される。
上述した従来の立ち下がり検出回路は、第４図の例に示
したように入力パルス信号を論理的に反転した信号と、
該入力パルス信号を遅延させた信号との論理和をとる構
成となっているため、第６図に示すように入力パルス信
号にノイズがのった場合そのノイズが出力に影響してし
まい誤動作の原因となってし壕うという欠点があった。
したように入力パルス信号を論理的に反転した信号と、
該入力パルス信号を遅延させた信号との論理和をとる構
成となっているため、第６図に示すように入力パルス信
号にノイズがのった場合そのノイズが出力に影響してし
まい誤動作の原因となってし壕うという欠点があった。
本発明のディジタルパルス回路は、入力パルス信号を論
理的に反転する手段と、該反転手段より出力されるパル
ス入力反転信号を遅延させる第１の遅延手段と該第１の
遅延手段より出力される第１の遅延信号をさらに遅延さ
せる第２の遅延手段と該第２の遅延手段より出力される
第２の遅延信号を論理的に反転する第２の反転手段と、
前記パルス入力反転信号を第１の入力、第１の遅延信号
を第２の入力、そして第２の反転手段の出力信号を第３
の入力とする論理和手段とを有している。
理的に反転する手段と、該反転手段より出力されるパル
ス入力反転信号を遅延させる第１の遅延手段と該第１の
遅延手段より出力される第１の遅延信号をさらに遅延さ
せる第２の遅延手段と該第２の遅延手段より出力される
第２の遅延信号を論理的に反転する第２の反転手段と、
前記パルス入力反転信号を第１の入力、第１の遅延信号
を第２の入力、そして第２の反転手段の出力信号を第３
の入力とする論理和手段とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。１はパルス
入力信号線、２はインバーター、３はインバーター２の
出力信号線、４は第１の遅延手段、５は第１の遅延手段
４の出力信号線、６は第２の遅延手段、７は第２の遅延
手段の出力信号線、８はインバーター、９はインバータ
ー８の出力信号線、１０はアンド回路、１１はアンド回
路１０の出力信号線であシ、第１．第２の遅延手段はそ
れぞれインバーター２．第１の遅延手段からの出力信号
を第１の遅延手段ではｔｌ、第２の遅延手段ではｔ２だ
け時間を遅延させるはたらきをする。
入力信号線、２はインバーター、３はインバーター２の
出力信号線、４は第１の遅延手段、５は第１の遅延手段
４の出力信号線、６は第２の遅延手段、７は第２の遅延
手段の出力信号線、８はインバーター、９はインバータ
ー８の出力信号線、１０はアンド回路、１１はアンド回
路１０の出力信号線であシ、第１．第２の遅延手段はそ
れぞれインバーター２．第１の遅延手段からの出力信号
を第１の遅延手段ではｔｌ、第２の遅延手段ではｔ２だ
け時間を遅延させるはたらきをする。
第１図のような構成をとることにより、第２図のタイミ
ング図に示すように、パルス入力信号１が正常な波形で
ある場合はもちろんのこと、もし、第３図のタイミング
図に示すようにパルス入力信号ｌにノイズがのったとし
ても、パルス入力信号の立ち下がシＴｌから第１の遅延
手段の遅延時間ｔ１だけ遅れた時間Ｔ２よυ、第２の遅
延手段の遅延時間ｔ２の時間幅の信号１１がアンド回路
１０の出力信号として得られ入力信号のノイズに影響さ
れることなくパルス入力信号１の立ち下がりが検出され
る。
ング図に示すように、パルス入力信号１が正常な波形で
ある場合はもちろんのこと、もし、第３図のタイミング
図に示すようにパルス入力信号ｌにノイズがのったとし
ても、パルス入力信号の立ち下がシＴｌから第１の遅延
手段の遅延時間ｔ１だけ遅れた時間Ｔ２よυ、第２の遅
延手段の遅延時間ｔ２の時間幅の信号１１がアンド回路
１０の出力信号として得られ入力信号のノイズに影響さ
れることなくパルス入力信号１の立ち下がりが検出され
る。
以上説明したように本発明はパルス入力信号にノイズが
のった場合でも出力に影響することのない回路構成をと
ることにより、誤動作のないパルスの立ち上がり／立ち
下がり検出が可能になるという効果がある１、
のった場合でも出力に影響することのない回路構成をと
ることにより、誤動作のないパルスの立ち上がり／立ち
下がり検出が可能になるという効果がある１、
第１図は本発明のディジタルパルス回路の回路図、第２
図、第３図は第１図の回路のタイミング図、第４図は従
来例のディジタルパルス回路の回路図、第５図、第６図
は第４図の回路のタイミング図である。 １・・・・・・パルス入力信号線、２，８・・・・・・
インバータ、３・・・・・・インバータ２の出力信号線
、４・・・・・・第１の遅延手段、５・・・・・・第１
の遅延手段４の出力信号線、６・・・・・・第２の遅延
手段、７・・・・・・第２の遅延手段６の出力信号線、
９・・・・・・インバータ８の出力信号線、１０・°°
°°°アンド回路、１１・・・・・・アンド回路ｌＯの
出力信号線、１４・・・・・・遅延手段、１５・・・・
・−遅延手段１４の出力信号線、１６・・・・・・アン
ド回路、１７・−・・・・アンド回路１６の出力信号線
。 ＄ １ 回 斗 ２ 目 ／ｌ 茸 ４ 団 斗 ５ 羽 等 乙 閲 γｌ／Ｚ
図、第３図は第１図の回路のタイミング図、第４図は従
来例のディジタルパルス回路の回路図、第５図、第６図
は第４図の回路のタイミング図である。 １・・・・・・パルス入力信号線、２，８・・・・・・
インバータ、３・・・・・・インバータ２の出力信号線
、４・・・・・・第１の遅延手段、５・・・・・・第１
の遅延手段４の出力信号線、６・・・・・・第２の遅延
手段、７・・・・・・第２の遅延手段６の出力信号線、
９・・・・・・インバータ８の出力信号線、１０・°°
°°°アンド回路、１１・・・・・・アンド回路ｌＯの
出力信号線、１４・・・・・・遅延手段、１５・・・・
・−遅延手段１４の出力信号線、１６・・・・・・アン
ド回路、１７・−・・・・アンド回路１６の出力信号線
。 ＄ １ 回 斗 ２ 目 ／ｌ 茸 ４ 団 斗 ５ 羽 等 乙 閲 γｌ／Ｚ
Claims (1)
- パルス入力信号を論理的に反転させる第１の反転手段と
、該第１の反転手段より出力されるパルス入力反転信号
を遅延させる第１の遅延手段と、該第１の遅延手段より
出力される第１の遅延信号をさらに遅延させる第２の遅
延手段と、該第２の遅延手段より出力される第２の遅延
信号を論理的に反転させる第２の反転手段と、前記パル
ス入力反転信号を第１の入力、第１の遅延信号を第２の
入力、そして第２の反転手段の出力信号を第３の入力と
する論理和手段を有するディジタルパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168636A JPS6324711A (ja) | 1986-07-16 | 1986-07-16 | デイジタルパルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168636A JPS6324711A (ja) | 1986-07-16 | 1986-07-16 | デイジタルパルス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324711A true JPS6324711A (ja) | 1988-02-02 |
Family
ID=15871714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168636A Pending JPS6324711A (ja) | 1986-07-16 | 1986-07-16 | デイジタルパルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324711A (ja) |
-
1986
- 1986-07-16 JP JP61168636A patent/JPS6324711A/ja active Pending
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