SU1725371A1 - Устройство дл устранени вли ни дребезга сигнала - Google Patents

Устройство дл устранени вли ни дребезга сигнала Download PDF

Info

Publication number
SU1725371A1
SU1725371A1 SU894766590A SU4766590A SU1725371A1 SU 1725371 A1 SU1725371 A1 SU 1725371A1 SU 894766590 A SU894766590 A SU 894766590A SU 4766590 A SU4766590 A SU 4766590A SU 1725371 A1 SU1725371 A1 SU 1725371A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
bus
output
flip
flop
Prior art date
Application number
SU894766590A
Other languages
English (en)
Inventor
Александр Васильевич Водеников
Original Assignee
Научно-исследовательский институт автоматики
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-исследовательский институт автоматики filed Critical Научно-исследовательский институт автоматики
Priority to SU894766590A priority Critical patent/SU1725371A1/ru
Application granted granted Critical
Publication of SU1725371A1 publication Critical patent/SU1725371A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в быстродействующих многоканальных логических анализаторах дл  фиксации уровн  сигнала и в устройствах ввода информации дл  устранени  дребезга контактов. Цель изобретени  - расширение функциональных возможностей путем обеспечени  регистрации перепадов входного сигнала за период тактирующих импульсов и регистрации входного сигнала по фронту тактирующего импульса. Цель достигаетс  введением элемента И-ИЛЙ-НЕ 4. Устройство содержит D-триггер 1, шину 2 тактовых импульсов, элемент И-НЕ 3, выходную шину 5, управл ющий вход 6, входную шину 7, входы 8, 9 начальной установки. 2 ил.

Description

Qycm-.tf
СП
С
101L
60У&Ё
10- 3
Такт Уст.Г
Р
виг }
х| го ел
СА)
VJ
Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в быстродействующих логических анализаторах дл  регистрации перепадов сигналов и в устройствах ввода информации, например с клавиатуры, дл  устранени  вли ни  дребезга контакта.
Известна  схема, вы вл юща  короткие переходные помехи, содержаща  два D- триггера, три элемента И-НЕ, инвертор и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых подключены к шине синхронизации и входной шине соответственно , вторые - к соответствующим пере- ключател м выбора пол рности синхросигнала и входного импульса, а выходы - к информационному входу первого D- триггера и первому входу первого элемента И-НЕ, входу инвертора и синхровходу второго D-триггера соответственно, информа- ционный вход которого подключен к шине нулевого потенциала, установочный вход - к выходу первого элемента И-НЕ, а выход - к второму входу первого элемента И-НЕ и первому входу второго элемента И-НЕ, вто- рой вход и выход которого подключены соответственно к выходу инвертора и первому входу третьего элемента И-НЕ, второй вход и выход которого подключен соответственно к выходу и синхровходу первого D-триг- гера, установочный вход которого подключен к кнопке сброса.
Недостаток его заключаетс  в ограниченных функциональных возможност х. Регистриру  короткие переходные помехи однократно, данное устройство не обеспечивает регистрацию перепадов входного сигнала за период тактирующих импульсов и регистрацию входного сигнала по фронту тактирующего импульса.
Второй недостаток заключаетс  в излишней сложности, определ емой наличием большого числа дополнительных элементов и недостаточным быстродействием из-за значительных задержек сигнала этими элементами и разной величины задержки при регистрации положительных и отрицательных импульсов.
Известно также устройство дл  устранени  вли ни  дребезга контакта, содержа- щее два D-триггера, элемент И, элемент И Л И-НЕ, элемент НЕ и генератор, выход которого подключен к синхровходу первого D-триггера и через элемент НЕ к синхровходу второго D-триггера, информационный вход которого подключен к пр мому выходу первого D-триггера, а пр мой выход подключен к выходной шине устройства и к первым входам элементов И и ИЛИ-НЕ, другие входы которых объединены между собой
и подключены : к информационному входу первого D-триггера и к входной шине, а выходы соответственно к S-входу и R-входу первого D-триггера.
Недостаток его заключаетс  в ограниченных функциональных возможност х. Данное устройство, устран   дребезг контактов , не обеспечивает регистрацию перепадов входного сигнала за период тактирующих импульсов и регистрацию значени  входного сигнала по фронту тактирующего импульса.
Второй недостаток заключаетс  в излишней сложности, определ емой наличием нескольких дополнительных элементов и недостаточном быстродействии из-за значительных задержек сигнала этими элементами , а также разной величины задержки при регистрации положительных импульсных сигналов.
Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  защиты от дребезга контакта кнопки, содержащее RS-триггер, D-триггер и элемент И-НЕ, один вход которого соединен с тактовым входом D-триггера и шиной тактовых импульсов, а другой вход - с информационным входом и инверсным выходом D-триггера, R-вход которого соединен с контактом кнопки и S-входом RS-триггера, которого соединен с выходом элемента И-НЕ, а выход - с выходной шиной устройства.
Недостаток его также заключаетс  в ограниченных функциональных возможност х , так как устройство не обеспечивает регистрацию перепадов входного сигнала эа период тактирующих импульсов и регистрацию значени  входного сигнала по фронту тактирующего импульса.
Второй недостаток заключаетс  в разной величине задержки относительно положительного фронта входного сигнала (равна задержке срабатывани  RS-триггера) и задержки относительно последнего отрицательного фронта входного сигнала (равной 0,5-1,5 длительности тактовых импульсов).
Цель изобретени  - расширение функциональных возможностей путем обеспечени  регистрации перепадов входного сигнала за период тактирующих импульсов и регистрации входного сигнала по фронту тактирующего импульса.
Указанна  цель достигаетс  тем, что в известное устройство, содержащее синхронный D-триггер. тактовый вход которого соединен с шиной тактовых импульсов, и элемент И-НЕ, дополнительно введен элемент И-ИЛИ-НЕ, выход которого подключен к первому входу элемента И-НЕ и
информационному входу синхронного 0- триггера, инверсным выходом соединенного с выходной шиной устройства, а пр мым - с первыми входами первого и второго элементов И элемента И-ИЛИ-НЕ, второй вход первого из элементов И которого соединен с управл ющим входом устройства и вторым входом элемента И-НЕ, выходом подключенного к третьему входу первого и первому входу третьего элементов И эле- мента И-ИЛИ-НЕ, вторые входы второго и третьего элементов И которого подключены к входной шине устройства.
На фиг.1 приведена принципиальна  схема предлагаемого устройства; на фиг,2 - временна  диаграмма работы устройства в режиме регистрации перепадов входного сигнала за период тактовых импульсов.
Устройство дл  устранени  вли ни  дребезга сигнала содержит синхронный D- триггер 1, тактовый вход которого соединен с шиной 2 тактовых импульсов, и элемент И-НЕ 3, а также вновь введенный с целью расширени  функциональных возможностей элемент Й-ИЛИ-НЕ 4, выход которого подключен к первому входу элемента И-НЕ 3-й информационному входу синхронного D-триггера 1, инверсным выходом соединенного с выходной шиной 5 устройства, а пр мым выходом - с первыми входами пер- вого и второго элементов И элемента. И- ИЛИ-НЕ 4, второй вход первого из элементов И которого соединен с управл - ющим входом 6 устройства и вторым входом элемента И-НЕ 3. выходом подключенного к третьему входу первого и первому входу третьего элементов И элемента И-ИЛИ-НЕ 4, вторые входы второго и третьего элементов И которого подключены к входной шине 7 устройства. На фиг.1 показаны также вхо: ды 8 и 9 начальной установки, на которые после включени  питани  известными пут ми с помощью известных технических средств подаютс  сигналы начальной установки D-триггера 1 в единичное или нуле- вое состо ние.
Устройство работает следующим образом .
За счет введени  элемента И-ИЛИ-НЕ 4 с соответствующими св з ми устройство имеет два режима работы: режим регистрации перепадов входного сигнала за период тактирующих импульсов и режим регистра ции входного сигнала по положительному фронту тактирующего импульса. При нуле- вом уровне сигнала на шине управлени  6 устройство находитс  в режиме регистрации входного сигнала по положительному фронту тактирующего импульса. Нулевой уровень с шины управлени  6 поступает на
вход первого элемента И элемента И-ИЛИ- НЕ 4 и на вход элемента И-НЕ 3, устанавлива  на его выходе единичный уровень сигнала. Единичный уровень с выхода элемента И-НЕ 3 поступает на вход третьего элемента И элемента И-ИЛИ-НЕ 4, на другой вход третьего элемента И которого поступает сигнал с входной шины 7. Проинвертированный уровень входного сигнала с выхода элемента И-ИЛИ-НЕ 4 поступает на D-вход D-триггера . Перед началом работы на установочные З-вход и Б-вход D-триггера 1 с шин 8 или 9 начальной установки поступают соответствующие сигналы начальной установки. Предположим, с шины 8 установки О поступил сигнал на S-вход D-триггера 1, устанавлива  его в единичное состо ние. Нулевой уровень с инверсного выхода D-триггера 1 поступает на выходную шину устройства 5. На его С-вход D-триггера 1 с тактового входа 2 устройства поступают синхроимпульсы. По положительному фронту тактового импульса на шине 2 в D-триггер 1 запишетс  значение уровн  сигнала, поступающего на D-вход с выхода элемента И-ИЛИ-НЕ 4, т.е. проин- вертированное значение уровн  входного сигнала на входной шине 7. Записанное значение уровн  с инверсного выхода D- триггера 1 поступает на выходную шину 5. Таким образом, в данном режиме устройство работает как обычный тактируемый D- триггер, регистриру  значение логического .уровн  входного сигнала, действующее перед приходом фронта тактового импульса по тактовой шине 2. .
Вторым режимом работы  вл етс  режим регистрации перепадов входного сигнала за период тактирующих импульсов (в этом же режиме предложенное устройство устран ет вли ние дребезга сигнала при подаче на шину 2 тактовых импульсов с периодом большим максимальной длительности дребезга). В данный режим устройство переходит при подаче единичного уровн  на шину 6 управлени , который поступает с шины 6 на первый элемент И элемента И- ИЛИ-НЕ 4 и на вход элемента И-НЕ 3. Временна  диаграмма работы устройства в данном режиме приведена на фиг.2. Предположим , что перед началом работы на шину 9 установки 1 устройства был подан сигнал нулевого уровн , который поступил на -вход D-триггера 1. При этом D-триггер 1 устанавливаетс  в нулевое состо ние. Единичный уровень с инверсного выхода D-триггера 1 поступает на выходную шину 5 устройства, а нулевой уровень с пр мого выхода D-триггера 1 поступает на входы первого и второго элемента И элемента ИИЛИ-НЕ 4. При этом RS-триггер, образованный элементами И-НЕ 3 И.И-ИЛИ-НЕ 4, установлен на регистрацию нулевых уровней входного сигнала, на шине 7, т.е. как только уровень входного сигнала на шине 7 поступит на входы второго и третьего элементов И элемента И-ИЛИ-НЕ 4, сразу RS- триггер (на элементах И-ИЛИ-НЕ 4 и И-НЕ 3} установитс  в единичное состо ние (когда на выходе элемента И-ИЛИ-НЕ 4 единичный уровень, а на выходе элемента И-НЕ
3- нулевой), которое сохран етс  независимо от дальнейших изменений уровн  входного сигнала на шине 7 в течение данного такта. Единичный уровень с выхода элемента И-ИЛИ-НЕ 4 поступает на D-вход D- тригггера 1. По приходу тактового сигнала с шины 2 на С-вход D-триггера 1 он переключаетс  в единичное состо ние по положительному фронту тактового импульса.
Нулевой уровень с инверсного выхода D-триггера 1 поступает на выходную шину 5, а единичный уровень с пр мого выхода поступает на входы первого и второго элементов И элемента И-ИЛИ-НЕ 4. При этом RS-триггер, образованный элементами И- ИЛИ-НЕ 4 и И-НЕ 3, установлен на регистрацию единичных уровней входного сигнала на шине 7, т.е. как только уровень входного сигнала на шине 7 станет единичным и поступит на входы второго и третьего элементов И элемента И-ИЛИ-НЕ 4, сразу RS-триггер (на элементах И-ИЛИ-НЕ 4 и И-НЕ 3) устанавливаетс  в нулевое состо ние (когда на выходе элемента И-ИЛИ-НЕ
4нулевой уровень, а на выходе элемента И-НЕ 3 .- единичный), которое сохран етс  независимо от дальнейших изменений уровн  входного сигнала на шине 7 в течение дан но го такта. Нулевой уровень с выхода элемента И-ИЛЙ-НЕ 4 поступает на D-вход D-триггера 1. Затем при поступлении тактового сигнала с шины 2 на С-вход D-триггера 1 он по положительному фронту тактового сигнала переключаетс  в нулевое состо ние.
Единичный уровень с инверсного выхо- да D-триггера 1 поступает на выходную шину 5, а нулевой уровень с пр мого выхода поступает на входы первого и второго элементов И элемента И-ИЛИ-НЕ 4. Дальнейша  работа происходит аналогично.
Если данное устройство используетс  дл  устранени  вли ни  дребезга сигналов, например, в устройствах ввода информации , то период тактовых импульсов, подаваемых , на устройство, должен быть больше, чем максимальна  длительность дребезга. В случае же использовани  устройства в качестве регистратора информации, например , в многоканальных быстродействующих логических анализаторах, минимальный период тактовых импульсов определ етс  либо параметрами используемого Ь-триггера 1, либо временем записи выходного сиг- нала устройства в запоминающее устройство.логического анализатора, а минимальна  длительность положительных или отрицательных перепадов входного
0 сигнала определ етс  лишь временем срабатывани  RS-триггера на элементах И- ИЛИ-НЕ 4.и И-НЕ 3, т,е. предлагаемое устройство  вл етс  симметричным (одинаковым ) по быстродействию к положитель5 ным и отрицательным перепадам входного сигнала и синхронным, так как изменение уровн  выходного сигнала в нем происходит в моменты времени, соответствующие положительному фронту тактовых импульсов.
0 В известном устройстве не обеспечиваетс  работа в двух, переключаемых при необходимости режимах, ввиду следующих причин: известное устройство  вл етс  несимметричным (неодинаковым) по быстро5 действию при воздействии положительных и отрицательных перепадов входного сигнала . Так в нем задержка на выходной шине относительно положительного фронта входного сигнала равна задержке срабатывани 
0 RS-триггера, а задержка относительно последнего отрицательного фронта входного сигнала равна 0,5-1,5 длительности тактовых импульсов; известное устройство  вл етс  нечувствительным к изменению
5 входного сигнала в моменты времени, соответствующие интервалам между тактовыми импульсами, а также если во врем  тактового импульса на информационном входе в каждом периоде действует единичный уро0 вень с длительностью, необходимой дл  срабатывани . RS-триггера; в известном устройстве положительный перепад выходного сигнала  вл етс  асинхронным по отношению к тактовому импульсу, а отри5 цательный перепад по вл етс  с задержкой
0,5-1,5 длительности тактовых импульсов,
что не обеспечивает устойчивую без сбоев
запись всех изменений входного сигнала.
Устройство по предлагаемой схеме мо0 жет быть выполнено на элементах любых из серийно выпускаемых серий, например, на элементах серии 530: 530ЛАЗ - четыре элемента 2И-НЕ, 530ЛР9 - элемент 2И-2И- ЗИ-4И-ИЛИ-НЕ, 530ТМ2 .. .- два
5 D-триггера. В этом случае минимальна  длительность регистрируемых импульсов определ етс  суммой задержек элемента 2И-НЕ и элемента 2И-2И-ЗИ-4И-ИЛИ-НЕ, а минимальный период тактовых импульсов - параметрами D-триггера. Причем наилучшие результаты по быстродействию могут быть получены при интегральном изготовлении всего устройства или RS-триггёрв на элементах И-ЙЛИ-НЕ 4 и И-НЕ 3,
Предлагаемое устройство по сравнению с известным за счет введени  элемента И-ИЛИ-НЕ с соответствующими св з ми имеет более широкие функциональные возможности путем обеспечени  регистрации перепадов входного сигнала за период тактирующих импульсов и регистрации входного сигнала по фронту тактирующего импульса.:
Указанные преимущества позвол ют использовать предлагаемое устройство в многоканальных быстродействующих логических анализаторах дл  регистрации. Сигналов и в устройствах ввода информации дл  устранени  вли ни  дребезга сигналов.
Фо рмул а и зоб рете н и  
Устройство дл  устранени  вли ни  дребезга сигнала, содержащее синхронный
жгпшш
1J
D-триггер, тактовый вход которого соединен с шиной тактовых импульсов, и элемент И-НЕ, отличающеес  тем, что, с целью расширени  функциональных возможностей путем обеспечени  регистрации перепадов входного сигнала за период тактирующих импульсов и регистрации входного сигнала rto фронту тактирующего импульса, введен элемент И-ИЛИ-НЕ, выход которого подключен к первому входу .элемента И-НЕ и информационному входу синхронного D-триггера, пр мым выходом соединенного с первыми входами первого и второго элементов И, элемента И-ИЛИ-НЕ,
второй вход первого из элементов И которого соединен с управл ющим входом устройства и вторым входом элемента И-НЕ. выход подключенного к третьему входу первого и первому входу третьего элементов Ш
элемента И-ИЛИ-НЕ, вторые входы второго и третьего элементов И которого подключены к входной шине устройства.
ГУ
и
л

Claims (1)

  1. Формула изобретения Устройство для устранения влияния Дребезга сигнала, содержащее синхронный
    D-триггер, тактовый вход которого соединен с шиной тактовых импульсов, и элемент И-НЕ, отличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения регистрации перепадов входного сигнала за период тактирующих импульсов и регистрации входного сигнала do фронту тактирующего импульса, введен элемент И-ИЛИ-НЕ, выход которого подключен к первому входу :элемента И-НЕ и информационному входу синхронного D-триггера, прямым выходом соединенного с первыми входами первого и второго элементов И, элемента И-ИЛИ-НЕ, второй вход первого из элементов И которого соединен с управляющим входом устройства и вторым входом элемента И-НЕ. выход подключенного к третьему входу перг вого и первому входу третьего элементов И элемента И-ИЛИ-НЕ, вторые входы второго и третьего элементов И которого подключены к входной шине устройства.
SU894766590A 1989-12-05 1989-12-05 Устройство дл устранени вли ни дребезга сигнала SU1725371A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894766590A SU1725371A1 (ru) 1989-12-05 1989-12-05 Устройство дл устранени вли ни дребезга сигнала

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894766590A SU1725371A1 (ru) 1989-12-05 1989-12-05 Устройство дл устранени вли ни дребезга сигнала

Publications (1)

Publication Number Publication Date
SU1725371A1 true SU1725371A1 (ru) 1992-04-07

Family

ID=21483375

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894766590A SU1725371A1 (ru) 1989-12-05 1989-12-05 Устройство дл устранени вли ни дребезга сигнала

Country Status (1)

Country Link
SU (1) SU1725371A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР №1226627, кл.Н 03 К 5/153, 1984. Авторское свидетельство СССР №741435, кл.Н 03 К 5/01, 1978. *

Similar Documents

Publication Publication Date Title
US4583008A (en) Retriggerable edge detector for edge-actuated internally clocked parts
JPH07114348B2 (ja) 論理回路
US4636656A (en) Circuit for selectively extending a cycle of a clock signal
EP0643484B1 (en) Offset reduction in a zero-detecting circuit
SU1725371A1 (ru) Устройство дл устранени вли ни дребезга сигнала
JPH0133052B2 (ru)
JP2682520B2 (ja) エッジ検出回路
SU1119196A1 (ru) Мажоритарное устройство
JPH0370314A (ja) クロック断検出回路
SU1218455A1 (ru) Формирователь импульсов
SU1497733A2 (ru) Коммутатор
SU1213529A1 (ru) Устройство синхронизации
SU1637010A1 (ru) Устройство для временного разделения импульсных сигналов
SU1085003A1 (ru) Формирователь сигнала опорной частоты
SU1383405A1 (ru) Интерпол тор
SU1187169A1 (ru) Устройство дл контрол шин синхронизации
SU1228245A2 (ru) Устройство дл синхронизации импульсов
SU1192126A1 (ru) Устройство дл синхронизации импульсов
SU1001438A1 (ru) Частотно-фазовый дискриминатор
RU1809398C (ru) Устройство дл функционального контрол больших интегральных схем
JPH01208791A (ja) 半導体記憶回路
SU1660152A1 (ru) Устройство для устранения дребезга контактов
RU2072567C1 (ru) Резервированная ячейка памяти
JP2679471B2 (ja) クロック切替回路
KR940000643Y1 (ko) 플립플롭 회로를 이용한 동기펄스 발생회로