JPS62299113A - 信号検出回路 - Google Patents
信号検出回路Info
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- JPS62299113A JPS62299113A JP61143404A JP14340486A JPS62299113A JP S62299113 A JPS62299113 A JP S62299113A JP 61143404 A JP61143404 A JP 61143404A JP 14340486 A JP14340486 A JP 14340486A JP S62299113 A JPS62299113 A JP S62299113A
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- 230000003111 delayed effect Effects 0.000 claims description 13
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 4
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は信号検出回路に関し、特に一定時間幅以上の入
力信号を検出する信号検出回路に関する。
力信号を検出する信号検出回路に関する。
従来、この種の信号検出回路としては、例えば第４図お
るいは第５図に示すようなものがあった。
るいは第５図に示すようなものがあった。
基本的には２人力ＮＡＮＤ３４．４４の一方の入力を入
力端子３１．４１に接続し、他方の入力は入力端子から
遅延回路３６．４７および信号反転用のＮＡＮＤ３７ま
たはインバータ４７を介して接続したものである。
力端子３１．４１に接続し、他方の入力は入力端子から
遅延回路３６．４７および信号反転用のＮＡＮＤ３７ま
たはインバータ４７を介して接続したものである。
次に第４図の回路の動作について説明する。説明を簡単
にするため、遅延回路３６の遅延時間は、ゲート１段の
遅延時間に比べ十分大轡な値とする。
にするため、遅延回路３６の遅延時間は、ゲート１段の
遅延時間に比べ十分大轡な値とする。
まず、第９図（ａ）に示すように入力端子３１に遅延回
路３６の遅延時間より長い時間幅をもった信号を入力す
る場合を考える。入力信号がロウ状態すなわち入力端子
３１がロウ状態である時、２人力ＮＡＮＩ）３４．３７
及び遅延回路３６の出力はノ・イ状態でおり、２人力Ｎ
ＡＮＤ３８の出力はロウ状態である。入力信号がロウ状
態からハイ状態に変化すると、２人力ＮＡＮＤ３４の出
力すなわち出力端子３２がハイ状態からロウ状態になり
、２人力ＮＡＮＤ３１３の出力がロウ状態からハイ状態
、２人力ＮＡＮＤ３７の出力がハイ状態からロウ状態と
なり、この出力が遅延回路３６を介して遅延し、２人力
ＮＡＮＤ３４に入力され、２人力ＮＡＮｆ）３４の出力
すなわち出力端子３２が再びハイ状態と順次変化する。
路３６の遅延時間より長い時間幅をもった信号を入力す
る場合を考える。入力信号がロウ状態すなわち入力端子
３１がロウ状態である時、２人力ＮＡＮＩ）３４．３７
及び遅延回路３６の出力はノ・イ状態でおり、２人力Ｎ
ＡＮＤ３８の出力はロウ状態である。入力信号がロウ状
態からハイ状態に変化すると、２人力ＮＡＮＤ３４の出
力すなわち出力端子３２がハイ状態からロウ状態になり
、２人力ＮＡＮＤ３１３の出力がロウ状態からハイ状態
、２人力ＮＡＮＤ３７の出力がハイ状態からロウ状態と
なり、この出力が遅延回路３６を介して遅延し、２人力
ＮＡＮＤ３４に入力され、２人力ＮＡＮｆ）３４の出力
すなわち出力端子３２が再びハイ状態と順次変化する。
したがって、第１の出力端子３２には遅延回路３６の遅
延時間分のロウ状態が得られる。
延時間分のロウ状態が得られる。
また、入力信号がハイ状態からロウ状態に変化すると、
２人力ＮＡＮＤ３４の出力はハイ状態のまま、２人力Ｎ
ＡＮＤ３７の出力はロウ状態からハイ状態になシ、２人
力ＮＡＮＤ３８の出力がハイ状態からロウ状態となり、
２人力ＮＡＮＤ３７の出力が遅延回路３Ｇを介して遅延
して２人力ＮＡＮＤ３４に入力される。
２人力ＮＡＮＤ３４の出力はハイ状態のまま、２人力Ｎ
ＡＮＤ３７の出力はロウ状態からハイ状態になシ、２人
力ＮＡＮＤ３８の出力がハイ状態からロウ状態となり、
２人力ＮＡＮＤ３７の出力が遅延回路３Ｇを介して遅延
して２人力ＮＡＮＤ３４に入力される。
次に、第９図［有］）に示すように入力端子３１に遅延
回路３６の遅延時間より短かいパルス幅をもった信号を
入力する場合を考える。入力信号がロウ状態の時は前述
と同様である。入力信号がロウ状態からハイ状態に変化
すると、２人力ＮＡＮＤ３４の出力すなわち第１の出力
端子３２がハイ状態からロウ状態になり、２人力ＮＡＮ
Ｉ） ３８の出力がロウ状態からハイ状態、続いて２人
力ＮＡＮＤ３７の出力がハイ状態からロウ状態になる。
回路３６の遅延時間より短かいパルス幅をもった信号を
入力する場合を考える。入力信号がロウ状態の時は前述
と同様である。入力信号がロウ状態からハイ状態に変化
すると、２人力ＮＡＮＤ３４の出力すなわち第１の出力
端子３２がハイ状態からロウ状態になり、２人力ＮＡＮ
Ｉ） ３８の出力がロウ状態からハイ状態、続いて２人
力ＮＡＮＤ３７の出力がハイ状態からロウ状態になる。
また、入力信号がハイ状態からロウ状態に変化すると、
２人力ＮＡＮＤ３４の出力すなわち第１の出力端子３２
がロウ状態からノ・イ状態、２人力ＮＡＮＤ３７の出力
がロウ状態からノ・イ状態になり、２人力ＮＡＮＤ３８
の出力がノ・イ状態からロウ状態になる。遅延回路３６
の出力は遅延時間分遅れてノ・イ状態からロウ状態、さ
らにロウ状態から・・イ状態になる。
２人力ＮＡＮＤ３４の出力すなわち第１の出力端子３２
がロウ状態からノ・イ状態、２人力ＮＡＮＤ３７の出力
がロウ状態からノ・イ状態になり、２人力ＮＡＮＤ３８
の出力がノ・イ状態からロウ状態になる。遅延回路３６
の出力は遅延時間分遅れてノ・イ状態からロウ状態、さ
らにロウ状態から・・イ状態になる。
したがって、第１の出力端子３２には入力信号の反転信
号が得られる。
号が得られる。
このようにして、第１の出力端子３２には、任意のパル
ス幅をもった入力信号に対して一定時間以下のパルス幅
の信号が出力され、入力信号を検出できる。また、第２
の出力端子３３はインノ（−タ３５により、第１の出力
端子３２０反転出力を得ることができる。
ス幅をもった入力信号に対して一定時間以下のパルス幅
の信号が出力され、入力信号を検出できる。また、第２
の出力端子３３はインノ（−タ３５により、第１の出力
端子３２０反転出力を得ることができる。
次に、第５図の回路の動作について説明する。
動作を説明するにあたって、前述と同様に遅延回路４６
の遅延時間は、ゲート１段の遅延時間に比べ十分大きな
値とする。
の遅延時間は、ゲート１段の遅延時間に比べ十分大きな
値とする。
第１０図（ａ）に示すように、入力端子４１に遅延回路
４６の遅延時間より長い時間幅をもった信号を入力する
場合を考える。入力信号がロウ状態である時、２人力Ｎ
ＡＮＤ４４はノ・イ状態、遅延回路４６はロウ状態、イ
ンバータ４７の出力はハイ状態である。入力信号がロウ
状態からノ１イ状態に変化すると、２人力ＮＡＮＤ４４
の出力すなわち第１の出力端子４２はハイ状態からロウ
状態になり、入力信号が遅延回路４６を介して遅延し、
ロウ状態からハイ状態、インバータ４７の出力がノ・イ
状態からロウ状態となり、２人力ＮＡＮＩ）４４の出力
すなわち第１の出力端子４２がロウ状態から再びハイ状
態となる。したがって、第１の出力端子４２には遅延回
路４６の遅延時間分のロウ状態が得られる。また、入力
信号がハイ状態からロウ状態に変化すると、２人力ＮＡ
ＮＤ４４の出力はノ・イ状態のまま、入力信号が遅延回
路４６を介して遅延し、ハイ状態からロウ状態、インバ
ータ４７の出力がロウ状態からノ・イ状態となる。
４６の遅延時間より長い時間幅をもった信号を入力する
場合を考える。入力信号がロウ状態である時、２人力Ｎ
ＡＮＤ４４はノ・イ状態、遅延回路４６はロウ状態、イ
ンバータ４７の出力はハイ状態である。入力信号がロウ
状態からノ１イ状態に変化すると、２人力ＮＡＮＤ４４
の出力すなわち第１の出力端子４２はハイ状態からロウ
状態になり、入力信号が遅延回路４６を介して遅延し、
ロウ状態からハイ状態、インバータ４７の出力がノ・イ
状態からロウ状態となり、２人力ＮＡＮＩ）４４の出力
すなわち第１の出力端子４２がロウ状態から再びハイ状
態となる。したがって、第１の出力端子４２には遅延回
路４６の遅延時間分のロウ状態が得られる。また、入力
信号がハイ状態からロウ状態に変化すると、２人力ＮＡ
ＮＤ４４の出力はノ・イ状態のまま、入力信号が遅延回
路４６を介して遅延し、ハイ状態からロウ状態、インバ
ータ４７の出力がロウ状態からノ・イ状態となる。
次に、第１０図（ｂ）に示すように入力端子４１に遅延
回路４６の遅延時間より短かいパルス幅をもった信号を
入力する場合を考える。入力信号がロウ状態の時は前述
と同様である。入力信号がロウ状態から・・イ状態に変
化すると、２人力ＮＡＮＤ４４の出力すなわち第１の出
力端子４２がノ・イ状態からロウ状態になり、入力信号
がハイ状態からロウ状態に変化すると、２人力ＮＡＮｉ
）４４の出力すなわち第１の出力端子４２がロウ状態か
らハイ状態となる。遅延回路４６の出力には遅延時間分
遅れて、入力信号と同相が現われ、その反転出力がイン
バータ４７の出力となる。
回路４６の遅延時間より短かいパルス幅をもった信号を
入力する場合を考える。入力信号がロウ状態の時は前述
と同様である。入力信号がロウ状態から・・イ状態に変
化すると、２人力ＮＡＮＤ４４の出力すなわち第１の出
力端子４２がノ・イ状態からロウ状態になり、入力信号
がハイ状態からロウ状態に変化すると、２人力ＮＡＮｉ
）４４の出力すなわち第１の出力端子４２がロウ状態か
らハイ状態となる。遅延回路４６の出力には遅延時間分
遅れて、入力信号と同相が現われ、その反転出力がイン
バータ４７の出力となる。
このようにして、第１の出力端子４２には、任意のパル
ス幅をもった入力信号に対して、一定時間以下のパルス
幅の信号が出力てれ、入力信号を検出できる。また、第
２の出力端子４３はインバータ４５によシ、第１の出力
端子４２０反転出力を得ることができる。
ス幅をもった入力信号に対して、一定時間以下のパルス
幅の信号が出力てれ、入力信号を検出できる。また、第
２の出力端子４３はインバータ４５によシ、第１の出力
端子４２０反転出力を得ることができる。
上述した従来の信号検出回路は、任意のパルス幅をもっ
た入力信号に対して、一定時間以下のパルス幅の信号が
出力され、入力信号を検出できる。
た入力信号に対して、一定時間以下のパルス幅の信号が
出力され、入力信号を検出できる。
しかし、入力信号のパルス幅が小さくても信号を検出ス
るため、パルス状のノイズに対しても動作してしまい、
ノイズを信号として検出し、システム全体を誤動作させ
るという欠点があった。
るため、パルス状のノイズに対しても動作してしまい、
ノイズを信号として検出し、システム全体を誤動作させ
るという欠点があった。
本発明の信号検出回路は、ある一定時間幅以上のパルス
幅の入力信号を検出する信号検出回路において、入力信
号とこの入力信号を遅延しかつ反転して得られる反転信
号と入力信号を遅延して得られる遅延信号とを論理回路
に入力することを特徴とする。
幅の入力信号を検出する信号検出回路において、入力信
号とこの入力信号を遅延しかつ反転して得られる反転信
号と入力信号を遅延して得られる遅延信号とを論理回路
に入力することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の信号検出回路である
。図において、３人力ＮＡＮＤ ４は１つの入力を入
力端子１に直接接続し、他の１つの入力を遅延回路９を
介して入力端子１に接続し、残少の１つの入力を遅延回
路６とＮＡＮＤ７ とを介して入力端子に接続しておシ
、出力は第１の出力端子２と、インバータ５を介して第
２の出力端子３に接続されている。
。図において、３人力ＮＡＮＤ ４は１つの入力を入
力端子１に直接接続し、他の１つの入力を遅延回路９を
介して入力端子１に接続し、残少の１つの入力を遅延回
路６とＮＡＮＤ７ とを介して入力端子に接続しておシ
、出力は第１の出力端子２と、インバータ５を介して第
２の出力端子３に接続されている。
次に動作について説明する。説明を簡単にするために遅
延回路６及び９の遅延時間は、ゲート１段あたりの遅延
時間に比べ十分大きな値とする。
延回路６及び９の遅延時間は、ゲート１段あたりの遅延
時間に比べ十分大きな値とする。
まず、第６図（ａ）に示すように入力端子１に遅延回路
９の遅延時間よυ長い時間幅をもった信号を入力する場
合を考える。入力信号がロウ状態すなわち入力端子１が
ロウ状態である時、３人力ＮＡＮＤ４．２人力ＮＡＮＤ
７及び遅延回路６の出力はハイ状態であり、２人力ＮＡ
ＮＤ８と遅延回路９の出力はロウ状態である。入力信号
がロウ状態からハイ状態に変化すると、遅延回路９の出
力が遅延時間分遅れてロウ状態からハイ状態になり、３
人力ＮＡＮＤ４の出力すなわち出力端子２がハイ状態か
らロウ状態になり、２人力ＮＡｆ’ＪＤ ８の出力がロ
ウ状態からハイ状態、２人力ＮＡＮＤ７の出力がハイ状
態からロウ状態となり、この出力が遅延回路６を介して
遅延し、３人力ＮＡＮＤ４に入力され、３人力ＮＡＮＤ
４の出力すなわち出力端子２が再びハイ状態と頭次変化
する。したがって、第１の出力端子２には遅延回路６の
遅延時間分のロウ状態が得られる。また、入力信号がハ
イ状態からロウ状態に変化すると、３人力ＮＡＮＤ４の
出力はハイ状態のまま、２人力ＮＡＮＩ）７の出力はロ
ウ状態からハイ状態になシ、２人力ＮＡＮＤ８の出力は
ハイ状態からロウ状態になり、２人力ＮＡＮＤ７の出力
が遅延回路６を介して遅延して３人力ＮＡＮＤ４に入力
され、一方、入力信号は遅延回路９を介して遅延し３人
力ＮＡＮＤ４に入力される。
９の遅延時間よυ長い時間幅をもった信号を入力する場
合を考える。入力信号がロウ状態すなわち入力端子１が
ロウ状態である時、３人力ＮＡＮＤ４．２人力ＮＡＮＤ
７及び遅延回路６の出力はハイ状態であり、２人力ＮＡ
ＮＤ８と遅延回路９の出力はロウ状態である。入力信号
がロウ状態からハイ状態に変化すると、遅延回路９の出
力が遅延時間分遅れてロウ状態からハイ状態になり、３
人力ＮＡＮＤ４の出力すなわち出力端子２がハイ状態か
らロウ状態になり、２人力ＮＡｆ’ＪＤ ８の出力がロ
ウ状態からハイ状態、２人力ＮＡＮＤ７の出力がハイ状
態からロウ状態となり、この出力が遅延回路６を介して
遅延し、３人力ＮＡＮＤ４に入力され、３人力ＮＡＮＤ
４の出力すなわち出力端子２が再びハイ状態と頭次変化
する。したがって、第１の出力端子２には遅延回路６の
遅延時間分のロウ状態が得られる。また、入力信号がハ
イ状態からロウ状態に変化すると、３人力ＮＡＮＤ４の
出力はハイ状態のまま、２人力ＮＡＮＩ）７の出力はロ
ウ状態からハイ状態になシ、２人力ＮＡＮＤ８の出力は
ハイ状態からロウ状態になり、２人力ＮＡＮＤ７の出力
が遅延回路６を介して遅延して３人力ＮＡＮＤ４に入力
され、一方、入力信号は遅延回路９を介して遅延し３人
力ＮＡＮＤ４に入力される。
次に、第６図（ｂ）に示すように入力端子１に遅延回路
９の遅延時間より短かいパルス幅をもった信号を入力す
る場合を考える。入力信号がロウ状態の時は、前述と同
様である。入力端子１にパルス幅の短かい入力信号を入
力すると、遅延回路９の遅延時間がパルス１口よシ長い
ため、入力信号と遅延回路９の出力は同時にハイ状態に
ならないため、３人力ＮＡＮＤ４の出力すなわち第１の
出力端子２はハイ状態を保持する。したがって、２人力
ＮｋＮＤ８の出力はロウ状態、２人力ＮＡＮＤ７と遅延
回路６の出力はハイ状態を保持する。
９の遅延時間より短かいパルス幅をもった信号を入力す
る場合を考える。入力信号がロウ状態の時は、前述と同
様である。入力端子１にパルス幅の短かい入力信号を入
力すると、遅延回路９の遅延時間がパルス１口よシ長い
ため、入力信号と遅延回路９の出力は同時にハイ状態に
ならないため、３人力ＮＡＮＤ４の出力すなわち第１の
出力端子２はハイ状態を保持する。したがって、２人力
ＮｋＮＤ８の出力はロウ状態、２人力ＮＡＮＤ７と遅延
回路６の出力はハイ状態を保持する。
このようにして、出力端子２にはある一定時間幅以上の
パルス幅の入力信号が入力端子１に入力された時だけ、
入力信号を検出できる。また、第２の出力端子３はイン
バータ５によシ、第１の出力端子２０反転出力を得るこ
とができる。
パルス幅の入力信号が入力端子１に入力された時だけ、
入力信号を検出できる。また、第２の出力端子３はイン
バータ５によシ、第１の出力端子２０反転出力を得るこ
とができる。
次に本発明の第２の実施例について説明する。
第２図は、本発明の第２の実施例の信号検出回路である
。図において、３人力ＮＡＮＤ１４は１つの入力を入力
端子１１に直接接続し、他の１つを遅延回路１８を介し
て入力端子に接続し、残９の１つの入力を、インバータ
１７と２！延回路ＩＧとを介して、遅延回路１８が接続
されている入力に接続している。動作を説明するにめた
って、前述と同様に遅延回路１６と１８の遅延時間はグ
ー１１段の遅延時間に比べ十分大きい値とする。
。図において、３人力ＮＡＮＤ１４は１つの入力を入力
端子１１に直接接続し、他の１つを遅延回路１８を介し
て入力端子に接続し、残９の１つの入力を、インバータ
１７と２！延回路ＩＧとを介して、遅延回路１８が接続
されている入力に接続している。動作を説明するにめた
って、前述と同様に遅延回路１６と１８の遅延時間はグ
ー１１段の遅延時間に比べ十分大きい値とする。
第７図（ａ）に示すように、入力端子１１に遅延回路１
８の遅延時間より長い時間幅をもった信号を入力する場
合を考える。入力信号がロウ状態である時、遅延回路１
６と１８の出力はロウ状態、インバータ１７の出力と３
人力ＮＡＮｉ）１４の出力はハイ状態である。入力信号
がロウ状態からノ・イ状態に変化すると、遅延回路１８
の出力が遅延時間公達れてロウ状態からハイ状態にな９
．３人力ＮＡＮＤ１４の出力すなわち第１の出力端子１
２がハイ状態からロウ状態になる。遅延回路１８の出力
が遅延回路１６を介して遅延されロウ状態からハイ状態
になり、インバータ１７の出力はハイ状態からロウ状態
となり、３人力ＮＡＮ Ｄ １４の出力が再びハイ状態
となる。したがって、第１の出力端子１２には遅延回路
１６の遅延時間分のロウ状態が得られる。また、入力信
号がハイ状態からロウ状態に変化すると、遅延回路１８
の出力が遅延時間公達れてハイ状態からロウ状態になり
、さらに、この出力信号が遅延回路１６を介して遅延さ
れハイ状態からロウ状態、インバータ１７の出力はロウ
状態からハイ状態とな９．３人力ＮＡＮＤ１４の出力は
ハイ状態を保持する。
８の遅延時間より長い時間幅をもった信号を入力する場
合を考える。入力信号がロウ状態である時、遅延回路１
６と１８の出力はロウ状態、インバータ１７の出力と３
人力ＮＡＮｉ）１４の出力はハイ状態である。入力信号
がロウ状態からノ・イ状態に変化すると、遅延回路１８
の出力が遅延時間公達れてロウ状態からハイ状態にな９
．３人力ＮＡＮＤ１４の出力すなわち第１の出力端子１
２がハイ状態からロウ状態になる。遅延回路１８の出力
が遅延回路１６を介して遅延されロウ状態からハイ状態
になり、インバータ１７の出力はハイ状態からロウ状態
となり、３人力ＮＡＮ Ｄ １４の出力が再びハイ状態
となる。したがって、第１の出力端子１２には遅延回路
１６の遅延時間分のロウ状態が得られる。また、入力信
号がハイ状態からロウ状態に変化すると、遅延回路１８
の出力が遅延時間公達れてハイ状態からロウ状態になり
、さらに、この出力信号が遅延回路１６を介して遅延さ
れハイ状態からロウ状態、インバータ１７の出力はロウ
状態からハイ状態とな９．３人力ＮＡＮＤ１４の出力は
ハイ状態を保持する。
次に、第７図中）に示すように、入力端子１１に遅延回
路１８の遅延時間より短かいパルス幅をもった信号を入
力する場合を考える。入力信号がロウ状態の時は、前述
と同様である。入力端子１１にパルス幅の短かい入力信
号を入力すると、遅延回路１８の遅延時間がパルス幅よ
り長いため、入力信号と遅延回路１８の出力は同時にハ
イ状態とならないため、３人力ＮＡＮｉ）１４の出力す
なわち第１の出力端子１２はハイ状態を保持する。遅延
回路１８の出力は遅延回路１６を介して遅延し、インバ
ータ１７により反転され、３人力ＮＡＮＤ １４０入力
となる。
路１８の遅延時間より短かいパルス幅をもった信号を入
力する場合を考える。入力信号がロウ状態の時は、前述
と同様である。入力端子１１にパルス幅の短かい入力信
号を入力すると、遅延回路１８の遅延時間がパルス幅よ
り長いため、入力信号と遅延回路１８の出力は同時にハ
イ状態とならないため、３人力ＮＡＮｉ）１４の出力す
なわち第１の出力端子１２はハイ状態を保持する。遅延
回路１８の出力は遅延回路１６を介して遅延し、インバ
ータ１７により反転され、３人力ＮＡＮＤ １４０入力
となる。
このようにして、第１の出力端子１２にはある一定時間
幅以上のパルス幅の入力信号が入力端子１１に入力され
た時だけ、入力信号を検出できる。
幅以上のパルス幅の入力信号が入力端子１１に入力され
た時だけ、入力信号を検出できる。
また、第２の出力端子１３はインバータ１５により、出
力端子２の反転出力を得ることができる。
力端子２の反転出力を得ることができる。
第３図は本発明の第３の実施例の信号検出回路である。
図において、３人力ＮＡＮＩ）２４は１つの入力を入力
端子２１に直接接続し、他の１つの入力を遅延回路２８
を介して入力端子２１に接続し、残りの１つの入力をイ
ンバータ２７と遅延回路２６とを介して入力端子２１に
接続している。
端子２１に直接接続し、他の１つの入力を遅延回路２８
を介して入力端子２１に接続し、残りの１つの入力をイ
ンバータ２７と遅延回路２６とを介して入力端子２１に
接続している。
ここで、遅延回路２６の遅延時間を遅延回路２８の遅延
時間より長くすれば、動作は第２の実施例の第２図と全
く同様である。第１の出力端子２２に遅延回路２６と遅
延時間２８との遅延時間差分だけロウ状態が得られると
いう点のみ異なるが、この遅延時間差を第２図の遅延回
路１６の遅延時間と同等にすることによって、第３の実
施例は第２の実施例と全く同等な結果が得られる。
時間より長くすれば、動作は第２の実施例の第２図と全
く同様である。第１の出力端子２２に遅延回路２６と遅
延時間２８との遅延時間差分だけロウ状態が得られると
いう点のみ異なるが、この遅延時間差を第２図の遅延回
路１６の遅延時間と同等にすることによって、第３の実
施例は第２の実施例と全く同等な結果が得られる。
以上説明したように本発明は、入力信号とこの入力信号
を遅延しかつ反転して得られる反転信号と入力信号を遅
延して得られる遅延信号の３つの信号を論理回路に入力
し、この論理回路から出力を得ることによって、ある一
定時間幅板下のパルス状のノイズのようなパルス幅の短
かいハザードは検出せず、誤動作を防ぐことができる効
果がある。
を遅延しかつ反転して得られる反転信号と入力信号を遅
延して得られる遅延信号の３つの信号を論理回路に入力
し、この論理回路から出力を得ることによって、ある一
定時間幅板下のパルス状のノイズのようなパルス幅の短
かいハザードは検出せず、誤動作を防ぐことができる効
果がある。
第１図は本発明の第１の実施例を示す回路図、第６図（
ａ）（ｂ）は第１図の回路の動作を説明する波形図、第
２図は本発明の第２の実施例を示す回路図、第７図（ａ
）Ｑ））は第２図の回路動作を説明する波形図、第３図
は本発明の第３の実施例を示す回路図、第８図（ａ）（
ｂ）は第３図の回路の動作を説明する波形図、第４図は
従来の信号検出回路を示す回路図、第９図（ａ）（ｂ）
は第４図の回路の動作を説明する波形図、第５図は従来
の他の信号検出回路を示す回路図、第１０図（ａ）（ｂ
）は第５図の回路の動作を説明する波形図である。 １．１１，２１，３１．４１・・・・・・入力端子、２
゜１２．２２，３２．４２・・・・・・第１の出力端子
、３゜１３．２３，３３．４３・・・・・・第２の出力
端子、４゜１４．２４・・・・・・３人力ＮＡＮＤ１７
、８ 、３４．３７゜３８．４４・・・・・・２人力
ＮＡＮＬ）１５．１５．１７．２５゜２７．３５，４５
．４７・・・・・・インバータ、６，９゜１６．１８，
２６，２８，３６．４６・・・・・・遅延回路。 代理人 弁理士 内 原 １ ゛ ・目 卯 Ｉ 閃 映回路 茅 ３ 図 第 ４− 凹 ｙ ｓ Ｉ！Ｉ ４ ｚ ［￥］ 掃９ 図 芽Ｉｔ）回
ａ）（ｂ）は第１図の回路の動作を説明する波形図、第
２図は本発明の第２の実施例を示す回路図、第７図（ａ
）Ｑ））は第２図の回路動作を説明する波形図、第３図
は本発明の第３の実施例を示す回路図、第８図（ａ）（
ｂ）は第３図の回路の動作を説明する波形図、第４図は
従来の信号検出回路を示す回路図、第９図（ａ）（ｂ）
は第４図の回路の動作を説明する波形図、第５図は従来
の他の信号検出回路を示す回路図、第１０図（ａ）（ｂ
）は第５図の回路の動作を説明する波形図である。 １．１１，２１，３１．４１・・・・・・入力端子、２
゜１２．２２，３２．４２・・・・・・第１の出力端子
、３゜１３．２３，３３．４３・・・・・・第２の出力
端子、４゜１４．２４・・・・・・３人力ＮＡＮＤ１７
、８ 、３４．３７゜３８．４４・・・・・・２人力
ＮＡＮＬ）１５．１５．１７．２５゜２７．３５，４５
．４７・・・・・・インバータ、６，９゜１６．１８，
２６，２８，３６．４６・・・・・・遅延回路。 代理人 弁理士 内 原 １ ゛ ・目 卯 Ｉ 閃 映回路 茅 ３ 図 第 ４− 凹 ｙ ｓ Ｉ！Ｉ ４ ｚ ［￥］ 掃９ 図 芽Ｉｔ）回
Claims (1)
- ある一定時間幅以上のパルス幅の入力信号を検出する信
号検出回路において、入力信号と該入力信号を遅延しか
つ反転して得られる反転信号と該入力信号を遅延して得
られる遅延信号とを論理回路に入力することを特徴とす
る信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143404A JPS62299113A (ja) | 1986-06-18 | 1986-06-18 | 信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143404A JPS62299113A (ja) | 1986-06-18 | 1986-06-18 | 信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62299113A true JPS62299113A (ja) | 1987-12-26 |
Family
ID=15337980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143404A Pending JPS62299113A (ja) | 1986-06-18 | 1986-06-18 | 信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62299113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698535B2 (en) | 2011-08-16 | 2014-04-15 | Katsuhiro Kitagawa | Semiconductor device having delay line |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250659A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Timing output generation circuit |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
-
1986
- 1986-06-18 JP JP61143404A patent/JPS62299113A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250659A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Timing output generation circuit |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698535B2 (en) | 2011-08-16 | 2014-04-15 | Katsuhiro Kitagawa | Semiconductor device having delay line |
| US8917127B2 (en) | 2011-08-16 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device having delay line |
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