JPS61154336A - Ｎ列パルス検出回路 - Google Patents
Ｎ列パルス検出回路Info
- Publication number
- JPS61154336A JPS61154336A JP59277358A JP27735884A JPS61154336A JP S61154336 A JPS61154336 A JP S61154336A JP 59277358 A JP59277358 A JP 59277358A JP 27735884 A JP27735884 A JP 27735884A JP S61154336 A JPS61154336 A JP S61154336A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- gate
- output
- train
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の回線でデータ通信を行う通信システム
等において故障の有無の点検等に用いられ、Ｎ列（Ｎ≧
２）の並列の／ヤルス列の有無を検出する回路に関する
。
等において故障の有無の点検等に用いられ、Ｎ列（Ｎ≧
２）の並列の／ヤルス列の有無を検出する回路に関する
。
（従来の技術）
従来、Ｎ列の並列のΔルス列を検出する場合は、各列ご
とに独立の・譬ルス検出回路が設けられそれぞれの回路
で、／臂ルスを検出する回路構成となっていた。第３図
に従来の回路例を示す。本図において輻 １６．１７は
入力パルス列、２５．２６はパルスの有無を検出するパ
ルス検出回路である。
とに独立の・譬ルス検出回路が設けられそれぞれの回路
で、／臂ルスを検出する回路構成となっていた。第３図
に従来の回路例を示す。本図において輻 １６．１７は
入力パルス列、２５．２６はパルスの有無を検出するパ
ルス検出回路である。
（発明が解決しようとする問題点）
ところが、第３図の如き従来の回路構成では、検出する
・ヤルス列Ｎが多くなると、回路構成が大きくなる欠点
がある。
・ヤルス列Ｎが多くなると、回路構成が大きくなる欠点
がある。
そこで、本発明の目的は、構成が簡単なＮ列・ザルス検
出回路の提供にある。
出回路の提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供するＮ列・
！ルス検出回路は、Ｎ列の並列・臂ルス列を入力するＡ
ＮＤゲート及びＯＲゲートと、このＯＲゲートの出力を
２分周する第１のフリッグフロッグと、この第１のフリ
ップフロッグの出力をデータ端子に入力しＡＮＤゲート
の出力をクロック端子に入力する第２のブリップフロラ
！と、この第２のフリップフロッグの出力端子における
ノ臂ルスの有無を検出する・量ルス検出回路とを有する
仁とを特徴とする。
！ルス検出回路は、Ｎ列の並列・臂ルス列を入力するＡ
ＮＤゲート及びＯＲゲートと、このＯＲゲートの出力を
２分周する第１のフリッグフロッグと、この第１のフリ
ップフロッグの出力をデータ端子に入力しＡＮＤゲート
の出力をクロック端子に入力する第２のブリップフロラ
！と、この第２のフリップフロッグの出力端子における
ノ臂ルスの有無を検出する・量ルス検出回路とを有する
仁とを特徴とする。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例の回路図であり、２列のノ母ル
ス列１６．１７が入力されるＡＮＤゲート１２及びＯＲ
ゲート１１と、フリップフロッグ１３．１４と、／ｆル
ス検出回路１５からなる。この実施例によ）、Ｉ９ルス
列１６又は１７のいずれか一方が欠けたことが検出でき
る。・臂ルス列１６．１７はＯＲゲート１１とＡＮＤゲ
ート１２に入力される。そして、ＯＲゲート１１の出力
パルス列１８は、フリップフロッグ１３のクロック端子
ＣＬに入力され２分周され、出力・臂ルス列２１となり
ブリップフロラ！１４のデータ端子りに入力される。そ
して、ＡＮＤゲート１２の出力パルス列１９はフリップ
フロッグ１４のクロック端子ＣＬに入力される。そして
、ブリップフロラ！１４の出力・臂ルス列２２は・々ル
ス検出回路１５に入力される。
ス列１６．１７が入力されるＡＮＤゲート１２及びＯＲ
ゲート１１と、フリップフロッグ１３．１４と、／ｆル
ス検出回路１５からなる。この実施例によ）、Ｉ９ルス
列１６又は１７のいずれか一方が欠けたことが検出でき
る。・臂ルス列１６．１７はＯＲゲート１１とＡＮＤゲ
ート１２に入力される。そして、ＯＲゲート１１の出力
パルス列１８は、フリップフロッグ１３のクロック端子
ＣＬに入力され２分周され、出力・臂ルス列２１となり
ブリップフロラ！１４のデータ端子りに入力される。そ
して、ＡＮＤゲート１２の出力パルス列１９はフリップ
フロッグ１４のクロック端子ＣＬに入力される。そして
、ブリップフロラ！１４の出力・臂ルス列２２は・々ル
ス検出回路１５に入力される。
２列のパルス列１６．１７が正常であるときはフリップ
フロッグ１４の出力ｑに必らず／ナル１列２２が現れ、
パルス検出回路１５で検出される。・９ルス列１６．１
７が１つでも断となれば、その断となった信号線がＩｌ
ｌで保持されているときは、・々ルス列１８の信号線が
１１１となり、Δルス列２１．２２の信号線で・々ルス
断となる。Δルス列１６．１７の少なくとも片方が断と
なりその断となった信号線がＩＱＩに保持されていると
きは、−臂ルス列１９の信号線がＩＯＩとなり・ヤルス
列２２がパルス断となる。第２図は第１図の回路におけ
る各部信号のタイミング図の一例である。
フロッグ１４の出力ｑに必らず／ナル１列２２が現れ、
パルス検出回路１５で検出される。・９ルス列１６．１
７が１つでも断となれば、その断となった信号線がＩｌ
ｌで保持されているときは、・々ルス列１８の信号線が
１１１となり、Δルス列２１．２２の信号線で・々ルス
断となる。Δルス列１６．１７の少なくとも片方が断と
なりその断となった信号線がＩＱＩに保持されていると
きは、−臂ルス列１９の信号線がＩＯＩとなり・ヤルス
列２２がパルス断となる。第２図は第１図の回路におけ
る各部信号のタイミング図の一例である。
（発明の効果）
以上に説明したように、本発明によれば、構成の簡単な
Ｎ列・臂ルス検出回路が提供できる。本発明回路を用い
れば、パルス列の数Ｎが多いほど従来回路に比べ有利で
ある。そこで、多数の回線からなるデータ通信システム
において、１つの回線にでも異常が無いかを検出するの
に、本発明回路は便利である。
Ｎ列・臂ルス検出回路が提供できる。本発明回路を用い
れば、パルス列の数Ｎが多いほど従来回路に比べ有利で
ある。そこで、多数の回線からなるデータ通信システム
において、１つの回線にでも異常が無いかを検出するの
に、本発明回路は便利である。
第１図はこの発明の一実施例の回路図、第２図は第１図
実施例における各部信号のタイミング図、第３図は従来
のＮ列Δルス検出回路を示す図である０ １１・・・ＯＲゲート、 １２・・・ＡＮＤゲート、
１３．１４・・・ブリップフロラ！、１５・・・・臂ル
ス検出回路、１６．１７・・・入力／ｆルス列、１８・
・・ＯＲゲート出力、１９・・・ＡＮＤゲート出力、２
Ｇ・・・フリップフロッグ１３のデータ端子入力信号、
２１・・・フリップフロッグ１３の出力信号、２２・・
・フリップフロッグ１４の出力信号、２５．２６・・り
ぐルス検出回路。 代理人 弁理士 内 原 汗 、 ） 第１図 １１２図 第３図
実施例における各部信号のタイミング図、第３図は従来
のＮ列Δルス検出回路を示す図である０ １１・・・ＯＲゲート、 １２・・・ＡＮＤゲート、
１３．１４・・・ブリップフロラ！、１５・・・・臂ル
ス検出回路、１６．１７・・・入力／ｆルス列、１８・
・・ＯＲゲート出力、１９・・・ＡＮＤゲート出力、２
Ｇ・・・フリップフロッグ１３のデータ端子入力信号、
２１・・・フリップフロッグ１３の出力信号、２２・・
・フリップフロッグ１４の出力信号、２５．２６・・り
ぐルス検出回路。 代理人 弁理士 内 原 汗 、 ） 第１図 １１２図 第３図
Claims (1)
- Ｎ列の並列パルス列を入力するＯＲゲート及びＡＮＤゲ
ートと、前記ＯＲゲートの出力を２分周する第１のフリ
ップフロップと、この第１のフリップフロップの出力を
データ端子に前記ＡＮＤゲートの出力をクロック端子に
それぞれ入力する第２のフリップフロップと、この第２
のフリップフロップの出力端子におけるパルスの有無を
検出するパルス検出回路とを有することを特徴とするＮ
列パルス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277358A JPS61154336A (ja) | 1984-12-27 | 1984-12-27 | Ｎ列パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277358A JPS61154336A (ja) | 1984-12-27 | 1984-12-27 | Ｎ列パルス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154336A true JPS61154336A (ja) | 1986-07-14 |
Family
ID=17582408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277358A Pending JPS61154336A (ja) | 1984-12-27 | 1984-12-27 | Ｎ列パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142913A (ja) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | 入力信号断検出回路 |
-
1984
- 1984-12-27 JP JP59277358A patent/JPS61154336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142913A (ja) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | 入力信号断検出回路 |
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