JPS6162231A - 論理演算方式 - Google Patents
論理演算方式Info
- Publication number
- JPS6162231A JPS6162231A JP18508484A JP18508484A JPS6162231A JP S6162231 A JPS6162231 A JP S6162231A JP 18508484 A JP18508484 A JP 18508484A JP 18508484 A JP18508484 A JP 18508484A JP S6162231 A JPS6162231 A JP S6162231A
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- Japan
- Prior art keywords
- logic
- logical
- time
- signals
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は各種の高信頼性が要求される論理演算回路の
論理演算方式に関するものである。
論理演算方式に関するものである。
従来、第４図に示す論理演算要素（（り図は論理和、（
ｂ）図は論理積〕において、論理信号は、正論理では電
圧高を「１」、電圧低を「０」（あるいは、負論理では
電圧低を「１」、電圧高を「０」）と定義している。
ｂ）図は論理積〕において、論理信号は、正論理では電
圧高を「１」、電圧低を「０」（あるいは、負論理では
電圧低を「１」、電圧高を「０」）と定義している。
入力信号（Ａ、Ｂ、Ｃ，Ｄ）と出力信号（’ｘ 、 ｙ
、）との関係は、第１表の真理値表に示す通シで、第１
表（ａ）は第４図（ａ）の要素１に、第１表（ｂ）は第
４図（ｂ）の要素２に各々対応している。
、）との関係は、第１表の真理値表に示す通シで、第１
表（ａ）は第４図（ａ）の要素１に、第１表（ｂ）は第
４図（ｂ）の要素２に各々対応している。
（ａ） （ｂ）
第１表
〔発明が解決しようとする問題点〕
第４図（す、（ｌｂ）の論理演算要素１．２として半導
体素子を使用した時、出力信号が「１」又は「０」に固
定される故障（以下、それぞれｒｌＪ故障、「０」故障
と称する）の場合には、要素１又は２の入出力信号から
は故障が検出できない場合がある。即ち、第４図（ａ）
の要素】の出力信号Ｘが「１」故障の場合である。例え
ば、正常な入力信号としてＡ＝「Ｏ」、Ｂ＝ ｒＯＪが
与えられた時は、第１表（ａ）より正４＋？な出力信号
はＸ＝ ｒＯＪゆえ、故障が検出できる。しかし、正常
な人力信号Ａ＝１１」、Ｂ＝ ｒＯＪＯ時は同じく第１
表（ａ）よｐ正常な出力信号はＸ＝ ｒｌＪゆえ、出力
信号は見かけ上正常で故障を検出できない。同様に、第
４図（ｂ）の要素２の出力信号Ｙが「０」故障の場合、
例えば正常な入力信号の組合せＣ＝ Ｉｌｌ、Ｄ＝ ｒ
ｌＪが与えられた時は正常な出力信号は、第１表（ｂ）
よりＹ＝ ｒｌＪゆえ、故障検出できるが、正常な入力
信号の組合せＣ＝ ｒｌＪ、Ｄ＝ｒＯＪの時は第１表（
ｂ）よシ正常な出力信号はＹ＝ ｒＯＪゆえ出力信号は
見かけ上正常で故障の有無を識別できない。従って、本
発明はこのような、論理演算要素の「１」及び「０」故
障の検出が容易な論理信号方式を待ることを目的として
なされたものである。
体素子を使用した時、出力信号が「１」又は「０」に固
定される故障（以下、それぞれｒｌＪ故障、「０」故障
と称する）の場合には、要素１又は２の入出力信号から
は故障が検出できない場合がある。即ち、第４図（ａ）
の要素】の出力信号Ｘが「１」故障の場合である。例え
ば、正常な入力信号としてＡ＝「Ｏ」、Ｂ＝ ｒＯＪが
与えられた時は、第１表（ａ）より正４＋？な出力信号
はＸ＝ ｒＯＪゆえ、故障が検出できる。しかし、正常
な人力信号Ａ＝１１」、Ｂ＝ ｒＯＪＯ時は同じく第１
表（ａ）よｐ正常な出力信号はＸ＝ ｒｌＪゆえ、出力
信号は見かけ上正常で故障を検出できない。同様に、第
４図（ｂ）の要素２の出力信号Ｙが「０」故障の場合、
例えば正常な入力信号の組合せＣ＝ Ｉｌｌ、Ｄ＝ ｒ
ｌＪが与えられた時は正常な出力信号は、第１表（ｂ）
よりＹ＝ ｒｌＪゆえ、故障検出できるが、正常な入力
信号の組合せＣ＝ ｒｌＪ、Ｄ＝ｒＯＪの時は第１表（
ｂ）よシ正常な出力信号はＹ＝ ｒＯＪゆえ出力信号は
見かけ上正常で故障の有無を識別できない。従って、本
発明はこのような、論理演算要素の「１」及び「０」故
障の検出が容易な論理信号方式を待ることを目的として
なされたものである。
本発明は上記の問題点を解決するための手段として、従
来半導体素子を論理演算回路に使用する場合、論理信号
を電圧の高低によりて定義していたのを、一定周期パル
ス信号のＯＮ ／ ＯＦＦ時間比が異る２通りのパルス
信号を設け、これらの信号を論理信号として論理「１」
及び「０」として定義し、この信号を用いて論理演算を
行うものである。
来半導体素子を論理演算回路に使用する場合、論理信号
を電圧の高低によりて定義していたのを、一定周期パル
ス信号のＯＮ ／ ＯＦＦ時間比が異る２通りのパルス
信号を設け、これらの信号を論理信号として論理「１」
及び「０」として定義し、この信号を用いて論理演算を
行うものである。
本発明の特徴点は従来の正論理または負論理の半導体素
子を論理演算要素として使用することかでき、論理演算
要素が故障した場合故障要素の出力信号は、電圧高また
け電圧低に固定されるため、下流の回路にはパルス信号
が伝達されないことにより、正常状態と故 ！ｔｌ
障状態の判別が容易な点にある。即ち、本発明は、論理
演算回路において、一定周期パルス信号であって、ＯＮ
、 ＯＦＦの時間比が異る２通りのパルス信号を論理信
号として論理「１」及び論理「０」として、該論理「１
」及び論理「０」信号を用いて論理演算を行うことを特
徴とする論理演算方式を提供するものである。
子を論理演算要素として使用することかでき、論理演算
要素が故障した場合故障要素の出力信号は、電圧高また
け電圧低に固定されるため、下流の回路にはパルス信号
が伝達されないことにより、正常状態と故 ！ｔｌ
障状態の判別が容易な点にある。即ち、本発明は、論理
演算回路において、一定周期パルス信号であって、ＯＮ
、 ＯＦＦの時間比が異る２通りのパルス信号を論理信
号として論理「１」及び論理「０」として、該論理「１
」及び論理「０」信号を用いて論理演算を行うことを特
徴とする論理演算方式を提供するものである。
本発明の論理演算方式の作用は一定周期パルス信号でＯ
Ｎ、 ＯＦＦの時間比の異る２通りのパルス信号により
論理和、論理積、等の論理演算を行うために演算素子が
正常な場合には要素の出力側にはたえずパルス信号が伝
達されておシ、要素が故障した場合には出力側は電圧高
又は電圧低となるため、正常状態と故障状態の識別が容
易となるものである。
Ｎ、 ＯＦＦの時間比の異る２通りのパルス信号により
論理和、論理積、等の論理演算を行うために演算素子が
正常な場合には要素の出力側にはたえずパルス信号が伝
達されておシ、要素が故障した場合には出力側は電圧高
又は電圧低となるため、正常状態と故障状態の識別が容
易となるものである。
第１図は本発明の論理信号を示す波形図で、第４図に示
す論理演算要素ｌ、２において、論理信号「１」及び「
０」を第１図（す、（ｂ）のように定義し、これら信号
を用いて論理演算を行う方式である。即ち、第１図（ａ
）は論理「工」を、（ｂ）は論理「０」を示すもので、
一定周期Ｔのパルス信号において、 論理「１」 ：パルスのＯＮ時間がｔ１論理「０」 ：
パルスのＯＮ時間がｔ２とする。但し、ｔｌ’Ｆｔｚで
ある。
す論理演算要素ｌ、２において、論理信号「１」及び「
０」を第１図（す、（ｂ）のように定義し、これら信号
を用いて論理演算を行う方式である。即ち、第１図（ａ
）は論理「工」を、（ｂ）は論理「０」を示すもので、
一定周期Ｔのパルス信号において、 論理「１」 ：パルスのＯＮ時間がｔ１論理「０」 ：
パルスのＯＮ時間がｔ２とする。但し、ｔｌ’Ｆｔｚで
ある。
第２図は第４図（ａ）の論理演算要素１において、第１
図の論理信号を用いた論理和演算の例である。（りは入
力信号Ａの波形、（ｂ）は入力信号Ｂの波形、（Ｃ）は
対応する時間での入力信号ＡとＢの論理和での出力信号
Ｘを示している。
図の論理信号を用いた論理和演算の例である。（りは入
力信号Ａの波形、（ｂ）は入力信号Ｂの波形、（Ｃ）は
対応する時間での入力信号ＡとＢの論理和での出力信号
Ｘを示している。
第３図は同じく第４図（ｂ）の論理演算要素２において
、第１図の論理信号を用いた論理積演算の例である。（
りは人力信号Ｃの波形、（ｂ）は入力信号りの波形、（
Ｃ）は対応する時間での入力信号ＣとＤの論理積での出
力信号Ｙを示している。上記の作用を説明するが、上記
の例では、論理演０要素１．２とも正論理の素子として
説明するが、負論理としても同じであるので、ここでは
負論理の素子としての説明は省略する。第２図は入力信
号ＡＳＢの４通りの組合せ（「０」、「０」）、（「０
」、ｒｌＪ ）、（「１」、ｒＯＪ ）、（ｒ、Ｉｊ。
、第１図の論理信号を用いた論理積演算の例である。（
りは人力信号Ｃの波形、（ｂ）は入力信号りの波形、（
Ｃ）は対応する時間での入力信号ＣとＤの論理積での出
力信号Ｙを示している。上記の作用を説明するが、上記
の例では、論理演０要素１．２とも正論理の素子として
説明するが、負論理としても同じであるので、ここでは
負論理の素子としての説明は省略する。第２図は入力信
号ＡＳＢの４通りの組合せ（「０」、「０」）、（「０
」、ｒｌＪ ）、（「１」、ｒＯＪ ）、（ｒ、Ｉｊ。
「１」〕に対する論理演算要素１の出力信号Ｘを示しだ
ものである。Ａ＝Ｂ＝ ｒＯＪの時、Ａ、ＢともにＯＮ
時間ｔ２ゆえＸ＝ ｒＯＪが出力される。Ａ＝ ｒＯＪ
、Ｂ＝ ｒｌＪ −ＥたはＡ±１１」、Ｂ＝「０」の
時、出力信号ＸはＯＮＮ時間音１ の長い側の入力信号
に支配されＯＮ時間はｔｌとなり Ｘ＝ ｒｌＪが出力
される。Ａ＝Ｂ＝ 「１」の時、Ａ、ＢともにＯＮＮ時
間音１えＸ＝ ｒＮが出力される。第３図は第２図と同
様、入力信号Ｃ，Ｄの４通りの組合せに対する論理演算
要素２の出力信号Ｙを示したものである。Ｃ＝Ｄ＝ ｒ
ＯＪＯ時、Ｃ，ＤともにＯＮ時間ｔ２ゆえＹ ＝ Ｔ
ＯＪが出力される。Ｃ＝「０」、Ｄ＝「１」またはＣ＝
ｒｌＪ、Ｄ＝ ｒＯＪＯ時、出力信号ＹはＯＮ時間ｔ
２の短い側の入力信号に支配されＯＮ時間はｔ２となり
Ｙ＝ｒＯｊが出力される。Ｃ＝ Ｄ ＝ Ｉｌｌの時、
Ｃ，ＤともにＯＮＮ時間音１えＹ ＝ ｒｌｊが出力さ
れる。
ものである。Ａ＝Ｂ＝ ｒＯＪの時、Ａ、ＢともにＯＮ
時間ｔ２ゆえＸ＝ ｒＯＪが出力される。Ａ＝ ｒＯＪ
、Ｂ＝ ｒｌＪ −ＥたはＡ±１１」、Ｂ＝「０」の
時、出力信号ＸはＯＮＮ時間音１ の長い側の入力信号
に支配されＯＮ時間はｔｌとなり Ｘ＝ ｒｌＪが出力
される。Ａ＝Ｂ＝ 「１」の時、Ａ、ＢともにＯＮＮ時
間音１えＸ＝ ｒＮが出力される。第３図は第２図と同
様、入力信号Ｃ，Ｄの４通りの組合せに対する論理演算
要素２の出力信号Ｙを示したものである。Ｃ＝Ｄ＝ ｒ
ＯＪＯ時、Ｃ，ＤともにＯＮ時間ｔ２ゆえＹ ＝ Ｔ
ＯＪが出力される。Ｃ＝「０」、Ｄ＝「１」またはＣ＝
ｒｌＪ、Ｄ＝ ｒＯＪＯ時、出力信号ＹはＯＮ時間ｔ
２の短い側の入力信号に支配されＯＮ時間はｔ２となり
Ｙ＝ｒＯｊが出力される。Ｃ＝ Ｄ ＝ Ｉｌｌの時、
Ｃ，ＤともにＯＮＮ時間音１えＹ ＝ ｒｌｊが出力さ
れる。
本発明の論理演算方式によれば、論理演算素子の論理信
号に一定周期パルス信号であシ、ＯＮ、ＯＦＦの時間比
の異る２通りのパルスを用いたことにより、演算要素が
正常な場合は要素の出力側にはかならずパルス信号が伝
達されるのに対し、要素が故障した場合には、出力信号
は電圧高またけ電圧低に固定されるため、正常状態と故
障状態の識別が容易となったものである。
号に一定周期パルス信号であシ、ＯＮ、ＯＦＦの時間比
の異る２通りのパルスを用いたことにより、演算要素が
正常な場合は要素の出力側にはかならずパルス信号が伝
達されるのに対し、要素が故障した場合には、出力信号
は電圧高またけ電圧低に固定されるため、正常状態と故
障状態の識別が容易となったものである。
第１図は本発明の論理信号を示す波形図で（りは論理「
１」を、（ｂ）は′論理「０」を示す。第２図は本発明
の論理信号を用いた論理和演算の波形図、第３図は同じ
く本発明の論理信号を用いた論理積演算の波形図、第４
図は論理演算要素で、（ａ）は論理和、（ｂ）は論理積
の要素記号である。 Ａ、 Ｂ、 Ｃ，Ｄ ：入力信号、Ｘ、Ｙ：出力信号、
ｔｌ、ｔｌ：パルスのＯＮ時間。 党Ｉ固 第２閏
１」を、（ｂ）は′論理「０」を示す。第２図は本発明
の論理信号を用いた論理和演算の波形図、第３図は同じ
く本発明の論理信号を用いた論理積演算の波形図、第４
図は論理演算要素で、（ａ）は論理和、（ｂ）は論理積
の要素記号である。 Ａ、 Ｂ、 Ｃ，Ｄ ：入力信号、Ｘ、Ｙ：出力信号、
ｔｌ、ｔｌ：パルスのＯＮ時間。 党Ｉ固 第２閏
Claims (1)
- 論理演算回路において、一定周期パルス信号であって、
ＯＮ、ＯＦＦの時間比が異る２通りのパルス信号を論理
信号として論理「１」及び論理「０」として、該論理「
１」及び論理「０」信号を用いて論理演算を行うことを
特徴とする論理演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18508484A JPS6162231A (ja) | 1984-09-04 | 1984-09-04 | 論理演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18508484A JPS6162231A (ja) | 1984-09-04 | 1984-09-04 | 論理演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162231A true JPS6162231A (ja) | 1986-03-31 |
Family
ID=16164542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18508484A Pending JPS6162231A (ja) | 1984-09-04 | 1984-09-04 | 論理演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162231A (ja) |
-
1984
- 1984-09-04 JP JP18508484A patent/JPS6162231A/ja active Pending
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