JPS63254821A - Ｃ−ｍｏｓ構造の論理回路 - Google Patents
Ｃ−ｍｏｓ構造の論理回路Info
- Publication number
- JPS63254821A JPS63254821A JP62088048A JP8804887A JPS63254821A JP S63254821 A JPS63254821 A JP S63254821A JP 62088048 A JP62088048 A JP 62088048A JP 8804887 A JP8804887 A JP 8804887A JP S63254821 A JPS63254821 A JP S63254821A
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- JP
- Japan
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- circuit
- output
- logic circuit
- logic
- gate
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- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣ−ＭＯ３集積回路に関し、特に出力状態の故
障を検知する回路を備えたＣ−ＭＯ３ｍ造の論理回路に
関する。
障を検知する回路を備えたＣ−ＭＯ３ｍ造の論理回路に
関する。
従来、Ｃ−ＭＯＳ構造の論理回路を大規模に組み合わせ
た回路において出力端子の一部が天絡。
た回路において出力端子の一部が天絡。
地絡、端子間の短絡等の不具合い状態を発生した場合に
それを検出す・るためには各出力の波形をチェックしな
ければならなかった。したがってこのような障害が発生
すると、それを修復するために多大な時間を資すことが
あるという欠点がある。
それを検出す・るためには各出力の波形をチェックしな
ければならなかった。したがってこのような障害が発生
すると、それを修復するために多大な時間を資すことが
あるという欠点がある。
本発明が解決しようとする問題点、換言すれば本発明の
目的はそのような障害を検出する手段を備えることによ
って上記の欠点を改善したＣ−Ｍｏ５ｔｆｉ造の論理回
路を提供することにある。
目的はそのような障害を検出する手段を備えることによ
って上記の欠点を改善したＣ−Ｍｏ５ｔｆｉ造の論理回
路を提供することにある。
本発明のＣ−ＭＯ３構造の論理回路は、入力端子を具備
したロジック回路と、前記ロジック回路の出力を入力信
号とするゲート回路と、前記ロジック回路の出力と前記
ゲート回路の出力とをそれぞれ入力信号とするＥＸ−Ｏ
Ｒ回路またはＥＸ−ＮＯＲ回路とを有し、前記ゲート回
路の出力の障害を前記ＥＸ−ＯＲ回路または前記ＥＸ−
ＮＯＲ回路の出力に従って検知するように構成され、ま
た、複数個のＥＸ−ＯＲ回路またはＥＸ−ＮＯＲ回路の
出力を入力信号とするＯＲ回路またはＮＯＲ回路を具備
して前記複数個のゲート回路の出力の障害を検知するよ
うにして構成される。
したロジック回路と、前記ロジック回路の出力を入力信
号とするゲート回路と、前記ロジック回路の出力と前記
ゲート回路の出力とをそれぞれ入力信号とするＥＸ−Ｏ
Ｒ回路またはＥＸ−ＮＯＲ回路とを有し、前記ゲート回
路の出力の障害を前記ＥＸ−ＯＲ回路または前記ＥＸ−
ＮＯＲ回路の出力に従って検知するように構成され、ま
た、複数個のＥＸ−ＯＲ回路またはＥＸ−ＮＯＲ回路の
出力を入力信号とするＯＲ回路またはＮＯＲ回路を具備
して前記複数個のゲート回路の出力の障害を検知するよ
うにして構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例の回路図である。同図に
おいてＬｏｇｉｃ Ｘは、ＡおよびＢを入力とするＬｏ
ｇｉｃ Ｘ’に出力段を加えたものである。
おいてＬｏｇｉｃ Ｘは、ＡおよびＢを入力とするＬｏ
ｇｉｃ Ｘ’に出力段を加えたものである。
ここでＬｏｇｉｃＸ’の出力Ｘ′と、Ｌｏｇｉｃ Ｘの
出力Ｘとをへ力とするＥＸ−ＯＲ回路の出力を検出端子
Ｆとする。このとき出力端子Ｘが天絡、地絡等の不具合
いが無い場合の入力と出力の関係は第２図の様になり、
検出端子Ｆは常に旧ｇｈ ＬＥＶＥＬになる。しかし、
出力端子Ｘに天絡、地絡等の不具合いが発生した場合に
は第３図の様に検出端子ＦはＬｏｗ ＬＥＶＥＬとなり
、障害が発生した事を検出できる。
出力Ｘとをへ力とするＥＸ−ＯＲ回路の出力を検出端子
Ｆとする。このとき出力端子Ｘが天絡、地絡等の不具合
いが無い場合の入力と出力の関係は第２図の様になり、
検出端子Ｆは常に旧ｇｈ ＬＥＶＥＬになる。しかし、
出力端子Ｘに天絡、地絡等の不具合いが発生した場合に
は第３図の様に検出端子ＦはＬｏｗ ＬＥＶＥＬとなり
、障害が発生した事を検出できる。
第４図は本発明の第二の実施例の回路図である。同図に
おいて第一の実施例と異なる点は検出端子ＦがＥＸ−Ｎ
ＯＲ回路の出力である事である。したがって入力と出力
の関係する検出端子Ｆの論理は常にＬｏｗ ＬＥＶＥＬ
となっている（第５図参照）。すなわち、出力端子Ｘに
天絡、地絡等の不具合いが発生した場合には検出端子Ｆ
は旧ｇｈＬＥＶＥＬとなる（第６図参照）。
おいて第一の実施例と異なる点は検出端子ＦがＥＸ−Ｎ
ＯＲ回路の出力である事である。したがって入力と出力
の関係する検出端子Ｆの論理は常にＬｏｗ ＬＥＶＥＬ
となっている（第５図参照）。すなわち、出力端子Ｘに
天絡、地絡等の不具合いが発生した場合には検出端子Ｆ
は旧ｇｈＬＥＶＥＬとなる（第６図参照）。
第７図は本発明の応用例の回路図である。同図において
も、上記と同様に出力端子Ｘ、Ｙ、およびＺが正常動作
している場合には検出端子Ｆは常に旧ｇｈ ＬＥＶＥＬ
である。しかし出力端子Ｘ、Ｙ、またはＺに不具合いが
発生した場合、Ｆｌ 、Ｆ ２ ＋またはＦ３のいずれ
かにＬｏｗ ＬＥＶＥＬが発生するので、検出端子Ｆは
Ｌｏｗ ＬＥＶＥＬになり、出力端子Ｘ、Ｙ、″Ｊ、な
はＺに不具合いが発生した事を検出できる。
も、上記と同様に出力端子Ｘ、Ｙ、およびＺが正常動作
している場合には検出端子Ｆは常に旧ｇｈ ＬＥＶＥＬ
である。しかし出力端子Ｘ、Ｙ、またはＺに不具合いが
発生した場合、Ｆｌ 、Ｆ ２ ＋またはＦ３のいずれ
かにＬｏｗ ＬＥＶＥＬが発生するので、検出端子Ｆは
Ｌｏｗ ＬＥＶＥＬになり、出力端子Ｘ、Ｙ、″Ｊ、な
はＺに不具合いが発生した事を検出できる。
以上説明したように、本発明は出力状態故障検出端子を
設ける事により、不具合い箇所を短時間で検出できると
いう効果がある。
設ける事により、不具合い箇所を短時間で検出できると
いう効果がある。
第１図は本発明の第一の実施例を示す回路図、第２図お
よび第３図は動作を説明する論理図、第４図は第二の実
施例を示す回路図、第５図および第６図は動作を説明す
る論理図、第７図は応用例を示す回路図である。 ｘ−ｘ’・・・ロジック回路またはその出力信号、Ａ−
Ｂ・・・入力信号、Ｆ・・・検出信号。
よび第３図は動作を説明する論理図、第４図は第二の実
施例を示す回路図、第５図および第６図は動作を説明す
る論理図、第７図は応用例を示す回路図である。 ｘ−ｘ’・・・ロジック回路またはその出力信号、Ａ−
Ｂ・・・入力信号、Ｆ・・・検出信号。
Claims (2)
- （１）入力端子を具備したロジック回路と、前記ロジッ
ク回路の出力を入力信号とするゲート回路と、前記ロジ
ック回路の出力と前記ゲート回路の出力とをそれぞれ入
力信号とするＥＸ−ＯＲ回路またはＥＸ−ＮＯＲ回路と
を有し、 前記ゲート回路の出力の障害を前記ＥＸ−ＯＲ回路また
は前記ＥＸ−ＮＯＲ回路の出力に従つて検知することを
特徴とするＣ−ＭＯＳ構造の論理回路。 - （２）入力端子を具備した複数個のロジック回路と、前
記ロジック回路の出力をそれぞれ入力信号とする複数個
のゲート回路と、前記ロジック回路の出力と前記ゲート
回路の出力とをそれぞれ入力信号とする複数個のＥＸ−
ＯＲ回路またはＥＸ−ＮＯＲ回路とを有し、前記複数個
のＥＸ−ＯＲ回路またはＥＸ−ＮＯＲ回路の出力を入力
信号とするＯＲ回路またはＮＯＲ回路を具備して前記複
数個のゲート回路の出力の障害を検知するＣ−ＭＯＳ構
造の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088048A JPS63254821A (ja) | 1987-04-10 | 1987-04-10 | Ｃ−ｍｏｓ構造の論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088048A JPS63254821A (ja) | 1987-04-10 | 1987-04-10 | Ｃ−ｍｏｓ構造の論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63254821A true JPS63254821A (ja) | 1988-10-21 |
Family
ID=13931945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088048A Pending JPS63254821A (ja) | 1987-04-10 | 1987-04-10 | Ｃ−ｍｏｓ構造の論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688106A3 (de) * | 1994-06-16 | 1996-04-03 | Bosch Gmbh Robert | Dekoder |
| CN111308272A (zh) * | 2020-03-09 | 2020-06-19 | 西南交通大学 | 一种小电流接地故障区段定位方法 |
-
1987
- 1987-04-10 JP JP62088048A patent/JPS63254821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688106A3 (de) * | 1994-06-16 | 1996-04-03 | Bosch Gmbh Robert | Dekoder |
| CN111308272A (zh) * | 2020-03-09 | 2020-06-19 | 西南交通大学 | 一种小电流接地故障区段定位方法 |
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