JPH02116216A - 故障検出回路 - Google Patents
故障検出回路Info
- Publication number
- JPH02116216A JPH02116216A JP27025688A JP27025688A JPH02116216A JP H02116216 A JPH02116216 A JP H02116216A JP 27025688 A JP27025688 A JP 27025688A JP 27025688 A JP27025688 A JP 27025688A JP H02116216 A JPH02116216 A JP H02116216A
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- Pending
Links
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はパルス信号回路の誤動作および故障を検出する
故障検出回路に関する。
故障検出回路に関する。
［発明の概要］
ｎビットの連続した並列信号から、偶数ビットと奇数ピ
ッ１〜のオアを取ることにより、２ビツトの相反信号を
作り、この信号を用いて故障検出信号を作るようにした
故障検出回路である。
ッ１〜のオアを取ることにより、２ビツトの相反信号を
作り、この信号を用いて故障検出信号を作るようにした
故障検出回路である。
［従来の技術］
第３図に示すようなｎビットの連続した並列信号（Ｄ、
−Ｄｇ）から、直列のパルス信号（Ｓ）を作る場合、従
来は第４図に示す回路が用いられていた。同図において
ＯＲよ、ＯＲ，およびＯＲ３はオアゲート、ＩＮＶ□、
ＩＮＶ２はインバータ、Ｒ□、Ｒ２は抵抗、Ｃ□、Ｃ２
はコンデンサ、Ｎ０Ｒ１゜Ｎ０Ｒ２はノアゲートである
。
−Ｄｇ）から、直列のパルス信号（Ｓ）を作る場合、従
来は第４図に示す回路が用いられていた。同図において
ＯＲよ、ＯＲ，およびＯＲ３はオアゲート、ＩＮＶ□、
ＩＮＶ２はインバータ、Ｒ□、Ｒ２は抵抗、Ｃ□、Ｃ２
はコンデンサ、Ｎ０Ｒ１゜Ｎ０Ｒ２はノアゲートである
。
この回路では、オアゲー１〜ＯＲ１，○Ｒ２により入力
の並列信号り。−Ｄ９の偶数ビットと奇数ビット信号の
オアを取り、２ビツトの相反する信号（Ｐｎ＋ ＰＬ）
を得、それぞれの信号から、Ｃ−Ｒによるタイミング回
路Ｔ１．Ｔ２によって、イグニッションパルス（ＩＲ＋
ＩＬ）を得る。この信号をオアゲートＯＲ３により
合成することによって、１ピツ）−の直列のパルス列Ｓ
しこ変換している。つまり、ｎビットの並列パルスから
１スイープすることによって、ｎ個の直列パルスが得ら
れる。
の並列信号り。−Ｄ９の偶数ビットと奇数ビット信号の
オアを取り、２ビツトの相反する信号（Ｐｎ＋ ＰＬ）
を得、それぞれの信号から、Ｃ−Ｒによるタイミング回
路Ｔ１．Ｔ２によって、イグニッションパルス（ＩＲ＋
ＩＬ）を得る。この信号をオアゲートＯＲ３により
合成することによって、１ピツ）−の直列のパルス列Ｓ
しこ変換している。つまり、ｎビットの並列パルスから
１スイープすることによって、ｎ個の直列パルスが得ら
れる。
［発明が解決しようとする課題］
この回路において、ｎビット目の信号が何らかの故障で
ＩＩ Ｈ＃または“Ｌ”レベルに固定されてしまった場
合、１スイープに対する出力パルスの数が故障ビットの
数だけ減ったパルス列として出力されるため、１スイー
プ当りのパルス数に差が発生する。したがって、従来の
回路では、故障によって入力信号があるビットだけ欠落
してしまった場合においても、故障に気付くことなく誤
った信号処理をしてしまうといった問題点があった。
ＩＩ Ｈ＃または“Ｌ”レベルに固定されてしまった場
合、１スイープに対する出力パルスの数が故障ビットの
数だけ減ったパルス列として出力されるため、１スイー
プ当りのパルス数に差が発生する。したがって、従来の
回路では、故障によって入力信号があるビットだけ欠落
してしまった場合においても、故障に気付くことなく誤
った信号処理をしてしまうといった問題点があった。
［発明の目的コ
本発明の目的は、入力される並列パルスが正確に入力さ
れているかどうかを判定し、入力パルスに異状がある場
合、故障検出信号を発生させる故障検出回路を提供する
ことである。
れているかどうかを判定し、入力パルスに異状がある場
合、故障検出信号を発生させる故障検出回路を提供する
ことである。
［課題を解決するための手段］
上記目的を達成するために、本発明による故障検出回路
は、複数ビットの並列信号から偶数および奇数ビットの
各合成信号を得る第１の手段と、各合成信号の排他的論
理和否定を取る第２の手段を含むことを要旨とする。
は、複数ビットの並列信号から偶数および奇数ビットの
各合成信号を得る第１の手段と、各合成信号の排他的論
理和否定を取る第２の手段を含むことを要旨とする。
［作用コ
本発明による故障検出回路においては、正常動作時には
上記排他的論理和否定出力はＬＬ Ｌ Ｉ＋レベルに保
たれ、故障時に故障ビットのタイミングの点でｔｚＨ″
ルベルとなるので、容易に故障を検出することができる
。
上記排他的論理和否定出力はＬＬ Ｌ Ｉ＋レベルに保
たれ、故障時に故障ビットのタイミングの点でｔｚＨ″
ルベルとなるので、容易に故障を検出することができる
。
［実施例コ
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図Ａ、Ｂは本発明による故障検出回路の各実施例の
構成を示すブロック図、第２図は第１図に示す故障検出
回路の動作を表わすタイミングチャートである。
構成を示すブロック図、第２図は第１図に示す故障検出
回路の動作を表わすタイミングチャートである。
第１図Ａ、Ｂにおいて、ＥＸ−ＮＯＲ，ＥＸ−ＮＯＲ１
およびＥＸ−ＮＯＲ２は排他的論理和否定ゲート、ＮＯ
Ｔ工、Ｎ０Ｔ２およびＮ０Ｔ３はノットゲート、ＡＮＤ
、はアンドゲートである。
およびＥＸ−ＮＯＲ２は排他的論理和否定ゲート、ＮＯ
Ｔ工、Ｎ０Ｔ２およびＮ０Ｔ３はノットゲート、ＡＮＤ
、はアンドゲートである。
以下上記実施例の動作を説明する。
本発明による故障検出回路は第４図に示すパルスの並列
−直列変換回路のＰＲｒＰＬ点の偶数および奇数ビット
合成信号を用いて故障の判定を行う。
−直列変換回路のＰＲｒＰＬ点の偶数および奇数ビット
合成信号を用いて故障の判定を行う。
したがって、単に、ｎビットの並列信号の故障判定だけ
を行う場合においては、第４図におけるＰＲｚＰＬ点以
後の点用後発生回路を省くことができる。
を行う場合においては、第４図におけるＰＲｚＰＬ点以
後の点用後発生回路を省くことができる。
第３図の（Ｄ、−０９）に示すｎビットの連続した並列
信号の偶数ビットと奇数ビットのオアを取り、２ビツト
のＰＲ＋ＰＬ信号を作り、この信号を基に故障判定を行
う。つまり、第２図ＰＲｅＰＬ信号に示すように、正常
動作時にはＰＲ＋ＰＬの信号は、互いに相反した論理値
を示しているが、第４図の回路の入力の偶数ビットライ
ンまたは奇数ビットラインの信号が故障し、その信号が
ＩＬ Ｌ １１または“Ｈ”レベルに固定された場合、
ＰＲ＋ＰＬピッ１〜信号にパルスの欠落が生じる。
信号の偶数ビットと奇数ビットのオアを取り、２ビツト
のＰＲ＋ＰＬ信号を作り、この信号を基に故障判定を行
う。つまり、第２図ＰＲｅＰＬ信号に示すように、正常
動作時にはＰＲ＋ＰＬの信号は、互いに相反した論理値
を示しているが、第４図の回路の入力の偶数ビットライ
ンまたは奇数ビットラインの信号が故障し、その信号が
ＩＬ Ｌ １１または“Ｈ”レベルに固定された場合、
ＰＲ＋ＰＬピッ１〜信号にパルスの欠落が生じる。
第３図から判るように、偶数および奇数ビットのオアを
取ったＰＲ＋ＰＬ信号は常に相反した波形であり、故障
した場合のみ、故障したビットで“Ｌ”または“ＨＩ＋
レベルに固定される。したがって、第１図ＡのＥＸ−Ｎ
ＯＲゲートでこのＰＲ９ＰＬ倍信号排他的論理和を取る
ことによって、故障検出信号Ｐ５を得ることができる。
取ったＰＲ＋ＰＬ信号は常に相反した波形であり、故障
した場合のみ、故障したビットで“Ｌ”または“ＨＩ＋
レベルに固定される。したがって、第１図ＡのＥＸ−Ｎ
ＯＲゲートでこのＰＲ９ＰＬ倍信号排他的論理和を取る
ことによって、故障検出信号Ｐ５を得ることができる。
しかし、この信号にはＰ Ｒ＋ Ｐ Ｌ信号波形の立上
り、立下がりに遅延があると、グリッジ信号が含まれる
ことがある。したがってこのような場合には、このグリ
ッジ信号を取り除くために、第１図ＢのようにＮ０Ｔ１
．ＮＯＴ、、ＥＸ−ＮＯＲ，からなる各ゲート回路によ
り、マスク信号Ｐ４を作り、この信号をＰ、と共にアン
ドゲートＡＮＤ工に与えることによって故障検出信号上
のグリッジ信号をマスクする。これによって、信頼性の
高い故障検出信号を得ることが可能になる。
り、立下がりに遅延があると、グリッジ信号が含まれる
ことがある。したがってこのような場合には、このグリ
ッジ信号を取り除くために、第１図ＢのようにＮ０Ｔ１
．ＮＯＴ、、ＥＸ−ＮＯＲ，からなる各ゲート回路によ
り、マスク信号Ｐ４を作り、この信号をＰ、と共にアン
ドゲートＡＮＤ工に与えることによって故障検出信号上
のグリッジ信号をマスクする。これによって、信頼性の
高い故障検出信号を得ることが可能になる。
ＰＲから入力された信号はＮＯＴ、、Ｎ０Ｔ２の各ゲー
ト回路により、信号にゲート２段分の伝達遅延を与え、
この信号Ｐ３ とＰＲ信号のＥＸ−ＮＯＲ，ゲートによ
り排他的論理和否定を取ることによって、グリッジマス
ク信号Ｐ４を作る。このマスク信号Ｐ４と、ＰＲ＋ＰＬ
の反転信号Ｐ□とＰ２との排他的論理和否定による故障
検出信号Ｐ。
ト回路により、信号にゲート２段分の伝達遅延を与え、
この信号Ｐ３ とＰＲ信号のＥＸ−ＮＯＲ，ゲートによ
り排他的論理和否定を取ることによって、グリッジマス
ク信号Ｐ４を作る。このマスク信号Ｐ４と、ＰＲ＋ＰＬ
の反転信号Ｐ□とＰ２との排他的論理和否定による故障
検出信号Ｐ。
をＡＮＤゲートによりアンドを取ることによって、グリ
ッジ信号を含むことのない故障検出信号Ｆを得ることが
できる。
ッジ信号を含むことのない故障検出信号Ｆを得ることが
できる。
［発明の効果コ
以上説明した通り、本発明によれば、
（ａ）信号回路の誤動作および故障を検出することが可
能と成り、回路の信頼性を向上できる、（ｂ）簡単な回
路で構成されるため、ＩＣ回路への組込みが容易である
、 という利点が得られる。
能と成り、回路の信頼性を向上できる、（ｂ）簡単な回
路で構成されるため、ＩＣ回路への組込みが容易である
、 という利点が得られる。
第１図は本発明による故障検出回路の各実施例構成を示
すブロック図、第２図は第１図に示す故障検出回路の動
作を表わすタイミングチャート、第３図は第４図に示す
並列−直列変換回路の動作を表わすタイミングチャート
、第４図はパルスの並列−直列変換回路の構成を示すブ
ロック図である。 ＥＸ−ＮＯＲ，ＥＸ−ＮＯＲ１，ＥＸ−ＮＯＲ２・・・
・・・排他的論理和否定ゲート。 Ｎ０Ｔ１．Ｎ０Ｔ２．Ｎ０Ｔ３・・・・・・・ノットゲ
ート、ＡＮＤｌ・・・ アンドゲート。 特許出願人 クラリオン株式会社代理人 弁理士
永 １）武 三 部ハ０ノにスの並夕ｑ−直列大力
疼回路 第４図
すブロック図、第２図は第１図に示す故障検出回路の動
作を表わすタイミングチャート、第３図は第４図に示す
並列−直列変換回路の動作を表わすタイミングチャート
、第４図はパルスの並列−直列変換回路の構成を示すブ
ロック図である。 ＥＸ−ＮＯＲ，ＥＸ−ＮＯＲ１，ＥＸ−ＮＯＲ２・・・
・・・排他的論理和否定ゲート。 Ｎ０Ｔ１．Ｎ０Ｔ２．Ｎ０Ｔ３・・・・・・・ノットゲ
ート、ＡＮＤｌ・・・ アンドゲート。 特許出願人 クラリオン株式会社代理人 弁理士
永 １）武 三 部ハ０ノにスの並夕ｑ−直列大力
疼回路 第４図
Claims (1)
- 【特許請求の範囲】 （ａ）複数ビットの並列信号から偶数および奇数ビット
の各合成信号を得る第１の手段、および（ｂ）各合成信
号の排他的論理和否定を取る第２の手段 を含むことを特徴とする故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27025688A JPH02116216A (ja) | 1988-10-25 | 1988-10-25 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27025688A JPH02116216A (ja) | 1988-10-25 | 1988-10-25 | 故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116216A true JPH02116216A (ja) | 1990-04-27 |
Family
ID=17483713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27025688A Pending JPH02116216A (ja) | 1988-10-25 | 1988-10-25 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528165A (en) * | 1995-04-03 | 1996-06-18 | Sun Microsystems, Inc. | Logic signal validity verification apparatus |
-
1988
- 1988-10-25 JP JP27025688A patent/JPH02116216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528165A (en) * | 1995-04-03 | 1996-06-18 | Sun Microsystems, Inc. | Logic signal validity verification apparatus |
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