JPH06509934A

JPH06509934A - インバータ・ドライブ論理スイッチング・パターンをテストするための回路及び方法

Info

Publication number: JPH06509934A
Application number: JP5504478A
Authority: JP
Inventors: シューマッハー、マーク・イー
Original assignee: サンドストランド・コーポレイション
Priority date: 1991-08-14
Filing date: 1992-08-14
Publication date: 1994-11-02
Also published as: WO1993004523A1; US5170118A; EP0598835A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】インバータ　ドライブ論理スイッチング　パターンをテストするための回路及び方法［発明の背景］この発明は、インバータ　ドライブ論理スイッチングパターン信号をテストするための回路及び方法、特に３相インバ一タ用内蔵テスト回路及びこの回路で行われるテスト方法に関するものである。

航空機用に設計されたような直流リンク式可変速度定周波数（ＶＳＣＦ）電力装置は、可変速度ゼネレータ（その出力が整流されて直流電圧を発生する）及びこの直流電圧を定周波数の交流出力に変換する電子インバータを含む。このようなインバータには波形発生回路が組み込まれており、この波形発生回路はパワー・トランジスタを駆動して準正弦波を発生させ、この準正弦波がｐ波さｈて正弦波出力を発生するのである。代表的なインバータ　ドライブ論理（Ｉ　Ｄ　Ｌ　）回路はパルス幅被変調波形スイッチ、グ信号パターンを発生し、このパターンはインバータの出力電力極のスイッチングを制御して低い高調波成分（これはＦ！Ｉ＊にろ波出来る）を有する準正弦波を発生させるのに使用される。代表的なＩＤＬ回路は、４つのパルス幅被変調波形スイッチング・パターンを発生してインバータの各出力相を駆動する。これら波形１＜ターンのうちの２つを使用して正（上側）の半導体スイフチをそれぞれオン、オフにスイッチしながら、他の２つの波形パターンを使用して対応する負（下側〉の半導体スイフチをオン又はオフにスイッチする。３相インバータには、１２のパルス幅被変調スイッチング信号が必要である。これら信号はその代表的な例では低レベルのトランジスタ・１〜ランジスタ論理（ＴＴＬ）信号である。

インバータ　ドライブ論理機能用の従来の内蔵テスト（ＢＩＴ＞回路は、電力コントローラ・コンピュータを使用することによりＩＤＬの周期性波形マーカ出力をモニタした。しかしながら、この波形マーカは、個々のパルス幅被変調スイッチング信号の動イを状態に関するどんな情報も含まなかった。従って、１２のＩＤＬ波形パターン・スイッチング信号の全ての動作状態を決定できるインバータ　ドライブ論理内蔵テスト技術を考案することが望ましい。

［発明の要約］この発明は、１２のパルス幅被変調インバータ・ドライブ論理スイッチング信号が組み合されて６つの中間信号を作り且つこれら６−）の信号が更に組み合されて３つの複合信号を作る３相直流／交流インバータ用インバータ　ドライブ論理スイッチング・パターン信号をテストするための方法を提供する。複合信号は、パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するためにモニタされ得る第１のテスト信号を作るのに使用される。中間信号の個々の対も組み合されて他のテスト信号を乍ることができ、他のテスト信号はモニタされてパルス幅被変調信号のうちの特定の信号の故障を検出することができる。他のテスト信号は更に組み合されて別なテスト信号を作ることができ、別なテスト信号はパルス幅被変調信号のうちの少なくとも１つの信号の異常な極性を検出するのに使用される。

この発明は、上述した内蔵テスト方法及びこの方法でｆト動する電子回路の両方を包含する。このような回路はインバータをけ勢する前後にインバータ・ドライブ論理波形スイッチング・パターンの動ｆ１１ｍ状態を決定でき、そしてインバータ・ドライブ論理の特定の故障相は切り離せる。このような回路はまた、代表的な例ではデジタルゲートーアしイで実施される現存のＩＤＬ波形ゼネレータと簡単に一体化されることができる６［図面の簡単な説明］二の発明は、添は図面に一例として示した望ましい実施例についての以下の説明からもっと容易に明らかとなるだろう。

図１は、この発明を組み込む電子インバータの一部のブロック図であり、図２は、この発明の望ましい実施例に従って構成された回路の概略配線図であり、且つ１２１３〜□［２１７は、図の回路の動作を例示するのに使用される一連の波形である。

［望ましい実施例の説明］図面を参照すれば、図１にはＶＳＣＦ電力装置のインバータ部分のブロック図が示されている。この実施例では、インバータ１０を使用して直流電力を高品質で３相の４００Ｈｚ交流出力に変換する。インバータ・ドライブ論理波形パターン・ゼネレータ１２は、インバータ１０の３つの出力電力極を形成する６個のトランジスタの動作を制御する１２のパルス幅被変調スイッチング信号を供給する。

信号ＵＰＡＯＮ、ＵＰＡＯＦＦは、電力極Ａの上側Ｉ・ランジスタをそれぞれターンオン、ターンオフすることによってこの上側トランジスタを制御するために使用される。信号ＬＯＡＯＮ、ＬＯＡＯＦＦは、電力極Ａの下側スイッチング　ｌ・ランジスタをそれぞれターンオン、ターンオフすることによってこの下側スイッチング・トランジスタを制御する。信号ＵＰＢＯＮ、ＵＰＢＯＦＦ、ＬＯＩ３ＯＮ及びＬＯＢＯＦＦは相Ｂ電力極の出カス（ｙチのための同様な制御機能を行う。同様に、信号ＵＰＣＯＮ、ＵＰＣＯＦＦ、ＬＯＣＯＮ及びＬＯＣＯＦＦは相Ｃ電力極の上側及び下側のスイッチング・トランジスタの動作を制御する。これら低レベルのＴＴＬ信号は、ドライバ回路１４によってバンファされ且つバス１６によってＩＤＬ内蔵テスト回路１８へ供給される。

ドライバ１４の出力はベース・ドライブ回路２ｏへ供給され、このベース　ドライブ回路２ｏはインバータのスイッチング　トランジスタを制御する。ライン２２によりＩＤＬ波形パターン　ゼネレータへ供給される３つのインバータ電力極帰還信号に従い、ＩＤＬスイッチングバターシ信号はＩＤＬ波形パターン・ゼネ・レータによりインバータのオン／′オフ　スイッチング遅延に対して下にはみ出して重ねられ且−）時間補正される。外部クロックは、ライン２４によりクロック信号をＩＤＬ波形パターン・ゼネレータ及びＩＤＬ内蔵テスト回路へ供給する。

電力コントローラ　コンピュータ２６はＩＤＬ内蔵テス１−回路によってライン２８に発生された種々のテスト信号を受信し、これは多重化された出力Ｂ　Ｉ　ＴＭＵＸとして総括的に示されている。ＩＤＬ内蔵テスト回路によって発生された個々のテスト信号は電力コントローラからライン３０．３２．３４にそれぞれ発生される信号ＢＭ、へ、ＢＭＢ、ＢＭＣ”′ｃ選択される。電力コントローラコンピュータは、ライン３５上の信号すなわち相Ｂ３０度によって定められる１期間（１インバータ出力サイクル）の間、信号ＢＭＵＸを分析する。

図２は、この発明の望ましい実施例に従って構成されたＩＤＬ内蔵テスト回路の概略回路図である。この回路は、データ　ロツタアウトを有する複数個のＪＫフリップフロン１回路３６，３８．４０，４２，４４，４６゜４８．５０及び５２を含む。これら回路は皆同じであって、その各々は回路３６用に例示したように接続されたＪＫフリップフロン１回路５４並びに一対のＡＮＤ回路５６及び５８を含む。外部クロック信号はラインＣＬＫを通して各回路に印加される。

ＪＫフリノアフロップ回路３６は、ライン６ｏ上の第１のインバータ・ドライブ論理パルス幅被変調スイッチング信号ＵＰＡＯＮをライン６２上の第２のインバータドライブ論理パルス幅被変調スイッチング信号ＵＰＡＯＦＦと組み合せてライン６４に第１の中間信号を発生する。回路３８はライン６６上の信号ＬＯＡＯＮとライン６８上の信号ＬＯＡＯＦＦを組みきせてライン７０に第２の中間信号を発生する。回路４０はライン７２上の信士の信号Ｌ　ＯＢ　ＯＮとライン８０上のＬＯ１３ＯＦＦを組み合せてライン８２に第・４の中間信号を発生する。回路４４はライン８４上の信号ＵＰＣＯＮとライン８６上のＵＰＣＯＦＦを組み合せてライン８８上に第５の中間信号を発生する。回路・４６はライン９０上の信号ＬＯＧＯＮとライン９２上のＬＯＣＯＦＦを組み合せて第６の中間信号９４を発生する。

排他的ＯＲゲート９Ｇを使用することにより第１と第２の中間信号を組み合せてライン９８に第１の１０複合信号を発生させる。排他的ＯＲゲート１００は第３と第４の中間信号を組み合せてライン１０２に第２の複合信号を発生する。排他的ＯＲゲート１０４は第５と第６の中間信号を組み合せてライン１０６に第３の複合信号を発生する。第１、第２及び第３の複き信号はＮＡＮＤゲート１０８によって組み会せられ、もってライン１１０上の第１のテスト信号ＢＩＴＩになる。

ライン６４上の第１の中間信号とライン７０上の第２の中間信号とを組み合せてライン１１２に第２のテスト信号Ｂ　Ｐ　Ｉ−（Ａを発生させるためにＪＫフリップフロップ回路４８が使用される。ライン７６と８２上の第３と第・４の中間信号を組み合せて第３のテスト信号ＢＰＨＢをライン１１４に発生させるためにＪ　Ｋフリップフロップ５０が使用される。ライン８８と９４上の第５と第６の中間信号を組み合せてライン１１６に第４のテスト信号を発生させるためにＪ　Ｋフリップフロップ回路５２が使用される。排他的ＯＲゲート１１８は第２のテスト信号Ｂ　Ｐ　ＨＡ及び第３のデスｌ−信号ＢＰＨＢを受信してライン１２０に組みきせ（２号を発生する。排他的ＯＲゲート１２２は組みきせ信号と第４のテスト信号Ｂ　Ｐ　）（Ｃを受信して出力を発生し、この出力はインバータ１２４で反転されてライン１２６上の第５のテスト信号ＢＩＴ２となる。マルチプレクサ１２８は与えられたテスト信号を受信し且つこれら５つのテスト信号のうち１つのテスト信号を、Ｄ型フリップフロップ１３０を通して図１の電力コントローラ・コンピュータ２６へ通過させる。コンピュータは、ライン３０．３２及び３４に信号を供給することにより５つの信号のうちどの信号が分析されるべきかを選択する。信号Ｂ　ＩＴＭＵＸは５つのテスト信号のうち選択されたテスト信号である。

図２の回路は１２のパルス幅被変調インバータ・ドライブ論理スイッチング・パターン信号を利用して５つの独特な内蔵テスト信号を発生するが、そのために簡単な被クロック化論理演算を使用する。この回路で行われる演算は表１に定められている。

−１−ビ、１．＝裁　Ｉ　小　吐田ＯＸ　ｔｉｌｔｔ　ｏ　ＯＢＰＨＣＣただしＦｌ、　（Ｘ、　Ｙ）　は下記の通りである。

Ｋ　η　リ、Ｋ　ｕ」１−■ ０　０　上昇　Ｑ　（ｎ−１＞内蔵テスト回路は、５つの内蔵テスト信号を生じるのに基本インバータ・ドライブ論理スイッチング・パターンの通常の特性を利用する。図３及び図４は代表的な普通に作動するインバータ　ドライブ論理波形スイ・ンチング・パターン及び５つの内蔵テスト信号を示イ。完全なスイ・／チング　パターンはインバータの出力相Ａに関する４つの信号に′）いて示され、相Ｂ及びＣに関しては上側スイ・ンチ○Ｎ信号だけが示されている。相Ｂ及びＣの残りの信号は、その普通の動作特性に基づいて容易に導出できる。

１）　いっても１相Δ、Ｂ又はＣのみのスイ・ンチ６２）　上１ＩＩＩｏＮは上側ＯＦＦの相補。

３）　下ｒｙ！ＯＮは下１１１ＯＦＦの相補。

４１）　上側ＯＮははみ出し時間を除けば下側ＯＮの相補。

５）　上側ＯＦＦははみ出し時間を除けば下側ＯＦＦの相補。

図３の波形は、信号ＢＩＴ２が信号ＢＰＨＡ、ＢＰＩ−（Ｂ及びＢ　Ｐ　ＨＣの？！ごであることを示す。４つの信号ＵＰＡＯＮ、ＵＰＡＯＦＦ、ＬＯＡＯＮ及びＬＯＡＯＦＦは信号ＢＰ）（Ａを発生ずるのに使用される。信号Ｂ　Ｐ　ＨＢ、ＢＰＨＣはそれぞれ相Ｂ、Ｃのスイッチング・パターン信号を組み合せることによって同様に発生される。

図４は拡大された時間スクールにした図３の波形を示す。

信号ＵＰＡＯＮ中の第１パルスは持続時間Ｔ　ｐＨＴＬＩＬを持つものとして示されている（ただし、Ｔ　ｐｗは実パルス幅そしてＴ　ｋｌ　Ｌははみ出し時間である。）。信号ＬＯＡＯＦＦ中の第１パルスは持続時間Ｔ　ｐｗ　＋　Ｔ　ＬＩＬを持つ。垂直線１３２及び１３４で示されたように、上側及び下側のトランジスタのスイッチング・パターン信号は組み合されてＴＰｗすなわちはみ出し時間が除かれた実ＩＤＬパルス幅を持つテスト信号ＢＰＨＡ中の第１パルスを発生する。テスト信号ＢＩＴＩは、垂直線１３６及び１３８で示されたようにはみ出し時間Ｔ　ＬＩ　Ｌに等しい持続時間のパルスを有する。

図２の内蔵テスト回路から出力される５つのテスト信号（ｊ！１つか４の故障状態による）は図５ないしＩ２１７に示されている。図５は、信号ＵＰＡＯＮが低レベルのまま動かない単一故障時の出力信号を示す、信号ＢＩＴＩ。

ＢＩＴ２及びＢＰＨＡのパルス・パターンが不規則であることに注目されたい。

信号ＢＩＴ２は、予期された５４パルスに代る３６バルス／インバ一タ出力周期しか有さない。信号ＢＴ”＋４は１０８パルスを予期されたが２６パルス、′周期である。故障相に対する分離は、信号ＢＰＨＡ、ＢＰＨＢ及びＢＰＨＣの挿入によって容易に行われる。信号ＢＰＨＡにはパルスが無いが、正常状態では１８パルスが予期された。信号Ｂ　Ｐ　ＨＢ及びＢＰＨＣは正常な波形である。信号ＵＰＡＯＦＦ、ＬＯＡＯＮ及びＬＯＡＯＦＦに存在する少し不規則な入カバターンは、この故障状態下でのＩＤＬ帰還信号にｆＩＥ用するＩＤＬパターン・ゼネレータの結果であることに注目されたい。

［２６は、信号ＵＰＡＯＮ及びＵＰＡＯＦＦ’が低レベルのまま動かない２重故障時の内蔵テスト回路出力を示す。

（２Ｉ７は、信号ＵＰＡＯＮ、ＵＰＡＯＦＦ、ＬＯＡＯＮ及びし０ＡＯＦＦの全てが低レベルのまま動かない４重故障時の内蔵テスト出力信号を示す、どちらの場合も、故障状態は信号ＢＩＴＩ及びＢＩＴ２での異常波形として検出され、そして故障相は信号ＢＰＴ−ＩＡ、ＢＰＨＢ及びＢ　Ｐ　ＨＣの分析により上手く隔離される。

この発明に従って構成された内蔵テスト回路は、６つの普通の相補パルス幅被変調インバータ　ドライブ論理信号対を６つの中間信号に組み合せる。この組み合せを行うためにデータ・ロックアウト論理を有するＪＫフリップフロｌブ回路を使用すると、出力がトグルするために入力が逆でなければならないことが保証される。正常状態では、６つの中間信号の各々は対応するＯＮ入力信号と同しである。これら６つの信号は表１の機能に従って組み合され、（２１３及び図４に示されている５つの内蔵テスト信号を発生する。

内蔵テスト回路は、電力コントローラ・コンピュータに、唯一の信号ＢＩＴ１の分析により実時間で１２のインバータ・ドライブ　論理出力の全てのタイミングをモニタさせることができる。間違ったパルス幅を有するが或はパルスが無くなった信号のような異常な波形がもし生じるなら、信号ＢＩＴ２は極性の問題について質問されることができ、そして信号ＢＰＨＡ、ＢＰＨＢ及びＢＰＨＣは故障相を切り離すために質問されることができる。

信号ＢＩＴＩは、スイッチング極の極ドライブ・スイッチング点を表す１２のインバータ・ドライブ論理信号の全てから成る複合信号である。上側ドライブと下側ドライブの間のはみ出し時間は全ドライブ・パルス幅（ｔ　ｐｗ−１ＵＬ）と共に測定されることができる。この信号は、他の内蔵テスト信号と同様に実際の極ドライブ極性を含まない。この発明の望ましい実施例では、信号は１０８のパルス／周期を有する。

信号ＢＩＴ２は、スイッチング極の極ドライブ極性を表す１２のインバータ・ドライブ論理信号の全てから成る複合信号である。上側信号と下側信号の間のはみ出し時間はこの信号では測定できない、加えて、上側信号と下側信号の閏の波形に挿入されるどんなはみ出し時間も、実際の制御信号（はみ出しひずみの無い）が分析され得るように、除去される。

信号ＢＰＨＡ、ＢＰＨＢ及びＢ　Ｐ　ＨＣは各々１つのインバータ電力極のための４つのインバータ・ドライブ論理信号の複きを表す、これら信号は極ドライブ極性を表す。上側信号と下側信号の間のはみ出し時間はこれら信号では測定不能である。望ましい実施例では、これら信号は１８のパルス／周期を有する。

信号Ｂ　Ｉ　ＴＭＵＸは、内蔵テスト回路の最終出力信号であり且つ入力ＢＭＡ、ＢＭＢ及びＢＭＣによって制御される単一の被多重化信号である。５つの内蔵テスト信号はどれも選択できる。被多重化出力はインバータ・ドライブ・クロック信号と同期されて出力信号での小事故を防止する。

この発明の回路及び方法は、１２のインバータ・ドライブ論理信号の全てを同時にモニタする単一の出力を発生する。デジタル・ゲート　アレイにて容易に実施できる簡単な技術を使って、実際のインバータ・ドライブ論理パターン・ゼネレータ・チップ出力信号は、インバータのどの故障相も切り離せるようにモニタされる。出力信号は、単一の故障状態にも多数の故障状態にも積極的に反映する。

その上、出力信号は、はみ出し時間及びＩＤＬ信号、或ははみ出し時間が除かれてひずみの無い制御信号を分析させる。

この発明をその望ましい実施例について説明したが、この発明の範囲から逸脱すること無く種々変更できることは当業者には明らかであろう。

従って、請求の範囲はそのような変更を包含する。

補正した請求の範囲１　インバータ　ドライブ論理スイッチング・パターン（３号をテストするための方法であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作るステップと、前記３つの複合信号を組み合せて第１のテスト信号をｆトるステップと、この第１のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するステップと、を含むテスト方法。

２、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記６つの中間信号の前記第１対を組み合せて第３のテスト信号を作るステップと、前記６つの中間信号の前記第２対を組み合せて第４のテスト信号を作るステップと、前記第２、第３及び第４のテスト信号を分析して前記パルス幅被変調１３号のうちの特定の信号の故障を検出するステップと、を更に倉む請求項１のテスト方法。

３、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記第２、第３及び第４のテスト信号を組み会せて第５のテスト信号をｆｔＥるステップと、前記第５のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出するステップと、を更に含む請求項２のテスト方法。

４、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る手段と、前記３つの複合信号を組み合せて第１のテスト信号を作る手段と、この第１のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するコンピュータ手段と、を備えたテスト回路６５、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る前記手段は、データ・ロックアウトを有する６個のＪ−にフリップフロップ回路を含み、各Ｊ−にフリップフロップ回路は前記パルス幅被変調信号対の１つを受けるための１対の入力端子及び前記６つの中間信号の１つを発生するための出力端子を有する請求項４のテスト回路。

６、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６−）の中間信号を組みきせて３つの複合信号を作る前記手段は、前記６つの中間信号のうちの第１対を受けるための２個の入力端子及び前記複合信号のうちの第１の複合信号を発生するための出力端子を有する第１の排他的ＯＲゲートと、前記６つの中間信号のうちの第２対を受けるための２個の入力端子及び前記複合信号のうちの第２の複合信号を発生するための出力端子を有する第２の排他的ＯＲゲートと、前記６つの中間ｆ３号のうちの第３対を受けるための２個の入力端子及び前記複合信号のうちの第３の複合信号を発生するための出力端子を有する第３の排他的Ｏｆｌゲートと、を含む請求項４のテスト回路。

７　インバータ　ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記３つの複合信号を組み合せて第１のテスト信号を作る前記手段は、前記第１、第２及び第３の複合信号を受けるための３個の入力端子及び前記第１のテスト信号を発生するための出力端子を有するＮＡＮＤゲートを含む請求項４のテスト回路。

８、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６つの中間信号の前記第１対を組み合せて第２のテスト信号を作る手段と、前記６つの中間信号の前記第２対を組み合せて第２のテスト信号を作る手段と、前記６つの中間信号の前記第３対を組み合せて第４のテスト信号を作る手段と、を更に備え、前記コンピュータ手段は、前記第２、第３及び第４のテスト信号も分析して前記パルス幅被変調信号のうちの特定の信号の故障を検出する請求項４のテスト回路。

９、　インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６つの中間信号の前記第１対を組みきせて第２のテスト信号を作る前記手段、前記６つの中間信号の前記第２対を組み合せて第３のテスト信号を作る前記手段、及び前記６つの中間信号の前記第３対を組み合せて第４のテスト信号を作る前記手段の各々は、データ・ロックアウトを有するＪ−にフリップフロップ回路を含み、各フリップフロップ回路は、中間信号の前記対の１つを受けるための一対の入力端子並びに前記第２、第３及び第４のテスト信号のうちの１つのテスト信号を発生するための出力端子を有する請求項８のテスト回路。

１０、インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作る手段を更に備え、前記コンピュータ手段は、前記第５のテスト信号も分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出する請求項８のテスト回路。

１１、インバータ　ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作る前記手段は、前記第２及び第３のテスト信号を受けるための２個の入力端子並びに組み合された信号を発生するための出力端子を有する第１の排他的ＯＲゲートと、前記第４の信号及び前記組み合された信号を受けるための２Ｉｌｉｇの入力端子並びに前記第５のテスト信号を発生するための出力端子を有する第２の排他的ＯＲゲートと、を含む請求項１０のテスト回路。

＋２．インバータ・ドライブ論理スイッチング・パターン信号をテス１へするための方法であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作るステップと、前記テスト信号のうちの第１のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するステップと、前記テスト信号のうちの第２、第３及び第４のテスト信号を分析して前記パルス幅被変調信号のうちの特定の信号の故障を検出するステップと、前記テスト信号のうちの第５のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出するステップと、を倉むテスト方法。

１３、インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る手段と、これら６つの中間信号を組み合せて５つのテスト信号を作る手段と、前記テスト信号のうちの第１のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出し、前記テスト信号のうちの第２、第３及び第４のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの特定の信号の故障を検出し、且つ前記テスト信号のうちの第５のテスト信号を分析して前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出する手段と、を備えたテスト回路。

１４、インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、第１対のパルス幅被変調スイッチング信号を組み合せて第１の中間信号を作るステップと、第２対のパルス幅被変調スイッチング信号を組み合せて第２の中間信号を作るステップと、第３対のパルス幅被変調スイッチング信号を組み合せて第３の中間信号を作るステップと、第４対のパルス幅被変調スイッチング信号を組み合せて第４の中間信号を作るステップと、第５対のパルス幅被変調スイッチング信号を組み合せて第５の中間信号を作るステップと、第６対のパルス幅被変調スイッチング信号を組み合せて第６の中間信号を作るステップと、第１対の前記中間信号を組み合せて第１の複合信号を作るステップと、第２対の前記中間信号を組み合せて第２の複合信号を作るステップと、第３対の前記中間信号を組み合せて第３の複合信号を作るステップと、前記第１、第２及び第３の複合信号を組み合せて第１のテスト信号を作るステップと、前記第１のテスト信号を分析して前記スイッチング信号の動作状態を決定するステップと、を含むテスト方法。

Claims

【特許請求の範囲】

１．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作るステップと、これら６つの中間信号を組み合せて３つの複合信号を作るステップと、これら３つの複合信号を組み合せて第１のテスト信号を作るステップと、この第１のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するステップと、を含むテスト方法。
２．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記６つの中間信号の前記第１対を組み合せて第２のテスト信号を作るステップと、前記６つの中間信号の前記第２対を組み合せて第３のテスト信号を作るステップと、前記６つの中間信号の前記第３対を組み合せて第４のテスト信号を作るステップと、前記第２、第３及び第４のテスト信号をモニタして前記パルス幅被変調信号のうちの特定の信号の故障を検出するステップと、を更に含む請求項１のテスト方法。
３．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作るステップと、前記第５のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出するステップと、を更に含む請求項２のテスト方法。
４．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る手段と、これら６つの中間信号を組み合せて３つの複合信号を作る手段と、これら３つの複合信号を組み合せて第１のテスト信号を作る手段と、この第１のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するモニタ手段と、を備えたテスト回路。
５．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る前記手段は、データ・ロックアウトを有する６個のＪ−Ｋフリップフロップ回路を含み、各Ｊ−Ｋフリップフロップ回路は前記パルス幅被変調信号灯の１つを受けるための１対の入力端子及び前記６つの中間信号の１つを発生するための出力端子を有する請求項４のテスト回路。
６．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６つの中間信号を組み合せて３つの複合信号を作る前記手段は、前記６つの中間信号のうちの第１対を受けるための２個の入力端子及び前記複合信号のうちの第１の複合信号を発生するための出力端子を有する第１の排他的ＯＲゲートと、前記６つの中間信号のうちの第２対を受けるための２個の入力端子及び前記複合信号のうちの第２の複合信号を発生するための出力端子を有する第２の排他的ＯＲゲートと、前記６つの中間信号のうちの第３対を受けるための２個の入力端子及び前記複合信号のうちの第３の複合信号を発生するための出力端子を有する第３の排他的ＯＲゲートと、を含む請求項４のテスト回路。
７．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記３つの複合信号を組み合せて第１のテスト信号を作る前記手段は、前記第１、第２及び第３の複合信号を受けるための３個の入力端子及び前記第１のテスト信号を発生するための出力端子を有するＮＡＮＤゲートを含む請求項４のテスト回路。
８．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６つの中間信号の前記第１対を組み合せて第２のテスト信号を作る手段と、前記６つの中間信号の前記第２対を組み合せて第３のテスト信号を作る手段と、前記６つの中間信号の前記第３対を組み合せて第４のテスト信号を作る手段と、を更に備え、前記モニタ手段は、前記第２、第３及び第４のテスト信号もモニタして前記パルス幅被変調信号のうちの特定の信号の故障を検出する請求項４のテスト回路。
９．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記６つの中間信号の前記第１対を組み合せて第２のテスト信号を作る前記手段、前記６つの中間信号の前記第２対を組み合せて第３のテスト信号を作る前記手段、及び前記６つの中間信号の前記第３対を組み合せて第４のテスト信号を作る前記手段の各々は、データ・ロックアウトを有するＪ−Ｋフリップフロップ回路を含み、各フリップフロップ回路は、中間信号の前記対の１つを受けるための一対の入力端子並びに前記第２、第３及び第４のテスト信号のうちの１つのテスト信号を発生するための出力端子を有する請求項８のテスト回路。
１０．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作る手段を更に備え、前記モニタ手段は、前記第５のテスト信号もモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出する請求項８のテスト回路。
１１．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作る前記手段は、前記第２及び第３のテスト信号を受けるための２個の入力端子並びに組み合された信号を発生するための出力端子を有する第１の排他的ＯＲゲートと、前記第４の信号及び前記組み合された信号を受けるための２個の入力端子並びに前記第５のテスト信号を発生するための出力端子を有する第２の排他的ＯＲゲートと、を含む請求項１０のテスト回路。
１２．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作るステップと、これら６つの中間信号を組み合せて５つのテスト信号を作るステップと、これらテスト信号のうちの第１のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出するステップと、前記テスト信号のうちの第２、第３及び第４のテスト信号をモニタして前記パルス幅被変調信号のうちの特定の信号の故障を検出するステップと、前記テスト信号のうちの第５のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出するステップと、を含むテスト方法。
１３．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、６つのパルス幅被変調スイッチング信号対を組み合せて６つの中間信号を作る手段と、これら６つの中間信号を組み合せて５つのテスト信号を作る手段と、前記テスト信号のうちの第１のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の故障を検出し、前記テスト信号のうちの第２、第３及び第４のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの特定の信号の故障を検出し、且つ前記テスト信号のうちの第５のテスト信号をモニタして前記パルス幅被変調スイッチング信号のうちの少なくとも１つの信号の異常な極性を検出する手段と、を備えたテスト回路。
１４．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、第１対のパルス幅被変調スイッチング信号を組み合せて第１の中間信号を作るステップと、第２対のパルス幅被変調スイッチング信号を組み合せて第２の中間信号を作るステップと、第３対のパルス幅被変調スイッチング信号を組み合せて第３の中間信号を作るステップと、第４対のパルス幅被変調スイッチング信号を組み合せて第４の中間信号を作るステップと、第５対のパルス幅被変調スイッチング信号を組み合せて第５の中間信号を作るステップと、第６対のパルス幅被変調スイッチング信号を組み合せて第６の中間信号を作るステップと、第１対の前記中間信号を組み合せて第１の複合信号を作るステップと、第２対の前記中間信号を組み合せて第２の複合信号を作るステップと、第３対の前記中間信号を組み合せて第３の複合信号を作るステップと、前記第１、第２及び第３の複合信号を組み合せて第１のテスト信号を作るステップと、前記第１のテスト信号を分析して前記スイッチング信号の動作状態を決定するステップと、を含むテスト方法。
１５．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記第１対の前記中間信号を組み合せて第２のテスト信号を作るステップと、前記第２対の前記中間信号を組み合せて第３のテスト信号を作るステップと、前記第３対の前記中間信号を組み合せて第４のテスト信号を作るステップと、前記第２、第３及び第４のテスト信号を分析して前記第１対、第２対及び第３対の前記スイッチング信号の動作状態をそれぞれ決定するステップと、を更に含む請求項１４のテスト方法。
１６．インバータ・ドライブ論理スイッチング・パターン信号をテストするための方法であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作るステップと、前記第５のテスト信号を分析して前記第１対、第２対及び第３対の前記スイッチング信号の極性を決定するステップと、を更に含む請求項１５のテスト方法。
１７．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、第１対のパルス幅被変調スイッチング信号を組み合せて第１の中間信号を作る手段と、第２対のパルス幅被変調スイッチング信号を組み合せて第２の中間信号を作る手段と、第３対のパルス幅被変調スイッチング信号を組み合せて第３の中間信号を作る手段と、第４対のパルス幅被変調スイッチング信号を組み合せて第４の中間信号を作る手段と、第５対のパルス幅被変調スイッチング信号を組み合せて第５の中間信号を作る手段と、第６対のパルス幅被変調スイッチング信号を組み合せて第６の中間信号を作る手段と、第１対の前記中間信号を組み合せて第１の複合信号を作る手段と、第２対の前記中間信号を組み合せて第２の複合信号を作る手段と、第３対の前記中間信号を組み合せて第３の複合信号を作る手段と、前記第１、第２及び第３の複合信号を組み合せて第１のテスト信号を作る手段と、前記第１のテスト信号を分析して前記スイッチング信号の動作状態を決定する手段と、を備えたテスト回路。
１８．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、第１対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第１のＪ−Ｋフリップフロップを含み、第２対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第２のＪ−Ｋフリップフロップを含み、第３対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第３のＪ−Ｋフリップフロップを含み、第４対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第４のＪ−Ｋフリップフロップを含み、第５対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第５のＪ−Ｋフリップフロップを含み、第６対のパルス幅被変調スイッチング信号を組み合せる前記手段は、データ・ロックアウトを有する第６のＪ−Ｋフリップフロップを含む、請求項１７のテスト回路。
１９．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、第１対の前記中間信号を組み合せる前記手段は、第１の排他的ＯＲダートを含み、第２対の前記中間信号を組み合せる前記手段は、第２の排他的ＯＲゲートを含み、第３対の前記中間信号を組み合せる前記手段は、第３の排他的ＯＲゲートを含む、請求項１８のテスト回路。
２０．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第１、第２及び第３の複合信号を組み合せる前記手段は、ＮＡＮＤゲートを含む請求項１９のテスト回路。
２１．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第１対の前記中間信号を組み合せて第２のテスト信号を作る手段と、前記第２対の前記中間信号を組み合せて第３のテスト信号を作る手段と、前記第３対の前記中間信号を組み合せて第４のテスト信号を作る手段と、前記第２、第３及び第４のテスト信号を分析してそれぞれ前記第１対、第２対及び第３対の前記スイッチング信号の動作状態を決定する手段と、更に備えた請求項１７のテスト回路。
２２．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第１対の前記中間信号を組み合せる前記手段は、データ・ロックアウトを有する第７のＪ−Ｋフリップフロップを含み、前記第２対の前記中間信号を組み合せる前記手段は、データ・ロックアウトを有する第８のＪ−Ｋフリップフロップを含み、前記第３対の前記中間信号を組み合せる前記手段は、データ・ロックアウトを有する第９のＪ−Ｋフリップフロップを含む、請求項２１のテスト回路。
２３．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せて第５のテスト信号を作る手段と、前記第５のテスト信号を分析して前記第１対、第２対及び第３対の前記スイッチング信号の極性を決定する手段と、を更に備えたテスト回路。
２４．インバータ・ドライブ論理スイッチング・パターン信号をテストするための回路であって、前記第２、第３及び第４のテスト信号を組み合せる前記手段は、前記第２及び第３のテスト信号を受けるように接続され且つ組み合された信号を発生するための出力端子を有する第４の排他的ＯＲゲートと、前記組み合された信号及び前記第４のテスト信号を受けるように接続され且つ前記第５のテスト信号を発生するための出力端子を有する第５の排他的ＯＲゲートと、を含む請求項２３のテスト回路。