JPH03130852A - メモリ診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパラレル信号を記憶するとともにパリティ信号
も記憶し、パラレル信号の読出しに際し、同時ＫＲ出し
たパリティ信号によシパリティチェックを行うメモリ回
路の診断回路に関する。

（従来の技術） 第８図は従来のメモリ、診断回路の一列を示す回路図で
ある。

パラレル入力信号はメモリ回路１１に記憶されるととも
にパリティ演算回路１０で演算され、規則に従いパリテ
ィ信号１ビツトが追加される。

パリティ演算回路１０のパリティ信号はメモリ回路１１
に記憶される。

メモリ回路１１から読出されるパラレル出力信号はパリ
ティエラー検出回路１２に入力され、パリティ演算がな
される。パリティエラー検出回路１２はこのパリティ演
算結果と、メモリ回路１１から読出されるパリティ信号
とを比較し、メモリ回路１１での誤シの検出をしている
。

（発明が解決し２うとする課題） さて、この従来のメモリ診断回路はメモリの書込み側の
回路が停止した場合、誤りを検出できないという欠点が
あった。

本発明の目的は上記欠点を解決するもので、メモリの冑
込み側の回路が停止した場合もメモリ回路での誤りを検
出できるメモリ診断回路を提供すみことにある。

（課題を解決するための手段） 前記目的を達成するために本発明によるメモリ診断回路
は、Ｎ本のパラレル信号をそれぞれ入力し、Ｎ個の信号
にそれぞれ異なる遅延量を与えるＮ個の第１のシフトレ
ジスタ回路と、前記Ｎ個の第１のシフトレジスタ回路出
力をパリティ演算するパリティ演算回路とｊ　Ａｉｌ記
Ｎ個のパラレル入力信号と＃記パリティ演算回路出力と
を記ｔｉするメモリ回路と、前記メモリ回路から読出し
たＮ本のパラレル出力信号を入力し、このＮ個の信号に
それぞれ第１のシフトレジスタ回路で与えられた遅延量
と同じ遅延量を与えるＮ個の第２のシフトレジスタ回路
と、前ＷＡＮ個の第２のシフトレジスタ回路出力をパリ
ティ演算し、このパリティ演算した信号と前記メモリ回
路から読出したパリティ信号とを比較し、エラーを検出
するパリティエラー検出回路とから構成しである。

（実施例） 以下、図面を参照して本発明をさらに詳１．＜説明する
。

第１図は本発明によるメモリ診断回路の実施列を示す回
路図である。

Ｎ本のパラレル入力信号はそれぞれあらかじめ決められ
たビット数だけ第１のシフトレジスタ回路１．２で遅延
させられる。そして、パリティ演算回路３は第１のシフ
トレジスタ回路１．２ＯＮ個のそれぞれ異なる遅延量を
持つ出力のパリティ演算を行い、その演算結果はメモリ
回路４に記憶される。

メモリ回路４から読出されるＮ本のパラレル出力信号は
入力側と同じ規則で第２のシフトレジスタ回路５．６で
遅延させられ、パリティ演算される。パリティエラー検
出回路７はこのパリティ演算結果と、メモリ回路４から
のパリティ信号との比較を行い、誤りがあるか否か判断
する。

パリティ演算は奇数パリティ、偶数パリティ、奇偶数交
番パリティが用いられる。

第２図は８本のパラレル信号が入力する場合のタイミン
グチャートである。

３本のパラレル信号２０〜２２が入力されると、３本の
パラレル入力信号はそれぞれ第１のシフトレジスタ回路
１．２に入力され、パラレル入力信号（Ａ）２０は２ビ
ツト分、パラレル信号（、Ｂ　）２１はＩピット分、パ
ラレル信号（Ｃ）２２ば０ビツトの遅延がかけられる。

そしてパリティ演算（ＡとＢとＣのパリティ演算）がな
され、メモリ回路４を通ってパリティ信号２３が出力さ
れる。

メモリ回路４から続出されるパラレル信号は第２のシフ
トレジスタ回路５．６で入力側と同様の遅延が与えられ
、パリティエラー検出回路７でパリティ演算が冷され、
メモリ回路４からのパリティ信号２３と比較される。

以上によりメモリ回路４の入力側つオリ書き込み側が停
止した場合も、パリティエラーとして検出されることに
なる。

（発明の効果） 以上説明したように、本発明はメモリ回路の動作チエツ
クのためＮ本のパラレル入力信号のそれぞれの信号に重
なる量の遅延をかけて時間的にずらしパリティ演算を行
い、パリティ演算結果をメモリ回路を通過させることに
より、メモリ回路の入力側、つｔｂｅ込み側の回路が停
止した場合もエラーを検出することができる。

【図面の簡単な説明】

第１図は本発明によるメモリ診断回路の実施列を示す回
路図、第２図は本発明回路釦よび従来回路の動作を説明
するためのタイミングチャート、第８図は従来のメモリ
診断回路の例を示す図である。 １．２・・・第１のシフトレジスタ回路５．１０・・・
パリティ演算回路 ４．１１・Ｃ・メモリ回路 ５．６・・・第２のシフトレジスタ回路７． ２０ １ ２ ３ ・・・パリティエラー検出回路 ・パラレル入力信号Ａ ・パラレル人力イδ号Ｂ ・パラレル入力信号Ｃ ・パリティ信号

Claims (1)

【特許請求の範囲】
1. Ｎ本のパラレル信号をそれぞれ入力し、Ｎ個の信号にそ
   れぞれ異なる遅延量を与えるＮ個の第１のシフトレジス
   タ回路と、前記Ｎ個の第１のシフトレジスタ回路出力を
   パリテイ演算するパリテイ演算回路と、前記Ｎ個のパラ
   レル入力信号と前記パリテイ演算回路出力とを記憶する
   メモリ回路と、前記メモリ回路から読出したＮ本のパラ
   レル出力信号を入力し、このＮ個の信号にそれぞれ第１
   のシフトレジスタ回路で与えられた遅延量と同じ遅延量
   を与えるＮ個の第２のシフトレジスタ回路と、前記Ｎ個
   の第２のシフトレジスタ回路出力をパリテイ演算し、こ
   のパリテイ演算した信号と前記メモリ回路から読出した
   パリテイ信号とを比較し、エラーを検出するパリテイエ
   ラー検出回路とから構成したことを特徴とするメモリ診
   断回路。