JPS592583Y2 - 巡回符号の符号化回路 - Google Patents

Description

【考案の詳細な説明】 本考案は巡回符号の符号化回路に関するものである。

ディジタルデータの伝送あるいは蓄積を行う場合に生じ
るビット誤りを検出又は訂正するために、送信側におい
て情報ビット列（テ゛−タ列）に検査ビットを附加して
巡回符号を形成し送信することはしばしば行われる。

この場合符号長に＋ｍの巡回符号は、ｋ個の情報ビット
列ａ１．ａ２・・・ａｋ（データ部分）と、これら情報
ビット列に対応するｍ個の検査ヒツト列ａｋ＋１．ａｋ
＋２．・・・ａｋ＋ｍ（検査部分）の合計に＋□個のビ
ット列から構成される。

従ってこのような巡回符号を作る符号化回路は、情報ビ
ット列ａ１．ａ２．・・・ａｋを送出する期間中にこれ
ら情報ビットを用いて対応する検査ビット列ａｋ＋１．
ａｋ＋２．・・・ａｋ＋□を作り出し、情報ビット列の
送出に引続いて送出することになる。

そして検査ビット列は次のようにして作り出される。

すなわち入力信号として情報ビット列の入っているデ゛
−タ部分に検査ビット列の入るべき空白部分を附加した
信号を用いる。

そして巡回符号の生成多項式による割算を行うフィード
バックシフトレジスタの各レジスタを全て“Ｏ”にして
おき、このフィードバックシフトレジスタへ前記入力信
号のうちの情報ビット列ａｌ （１−１，２・・・ｋ）
を順次入力し、それらを多項式とみて割算を行う。

情報ビット列が全て入力し終った時に、必要とする検査
ピッ） 列ａｋ＋ｔ・・・ａｋ＋ｍは、このフィードバ
ックシフトレジスタの各レジスタの中に割算の余りとし
て作り出されている。

したがってこのレジスタの内容を次の空白部分に該当す
る期間中に順次読み出せば情報ビット列と検査ビット列
を持つ巡回符号が形成されることになる。

従来のこの種の符号化回路は、前述のような入力信号を
入力する手段と、この入力した入力信号のうちの情報ビ
ット列を人力するとこの入力期間中に入力信号の空白部
分に入るべき検査ビット列を形成して出力し、且つ入力
信号の空白部分に該当する期間においてフィードバック
値が“０゛になるとその内容を変えずに順次初期値ヘセ
ットするように構成したフィードバックシフトレジスタ
と、前述の入力した入力信号のうちの情報ビット列およ
びフィードバックシフトレジスタから出力される検査ビ
ット列を、入力信号のデータ部分に該当する期間中およ
び空白部分に該当する期間中にそれぞれ出力させる切換
回路と、レジスタの内容を変えず且つ順次初期値“０“
ヘセットするようにフィードバック値を“０゛にする切
替回路（デー１〜回路）とが備えられており、これらの
切替回路を制御するために−・般的にゲート信号が人力
されている。

上記のように従来のこの種の符号化回路においては上記
のフィードバックシフトレジスタの入出力回路が２つの
切替回路（ゲート回路）から構成されている。

したがって本考案の目的は、従来のこの種の回路に備え
られていた２ケの切替回路またはゲート回路を１ケの切
替回路で構成し、回路の簡単化を図ろうとするものであ
る。

本考案によれば、情報ビット列の入っているデータ部分
と検査ビット列ρ入るべき空白部分から成る入力信号を
入力する手段と、この入力した入力信号のうちの情報ビ
ット列を入力するとこの入力期間中に前記空白部分に入
るべき検査ビット列を形成して出力し、且つ前記空白部
分に該当する期間においてフィードバック値が“０”に
なるとその内容を変えずに順次初期値ヘセットするフィ
ードバックシフトレジスタと前記人力した入力信号のう
ちの情報ビット列および前記フィードバックレジスタか
ら出力される検査ビット列を、前記データ部分に該当す
る期間中および前記空白部分に該当する期間中にそれぞ
れ出力して巡回符号を形成する切替手段とを有する符号
化回路において、前記入力された入力信号のうちの情報
ビット列を前記フィードバックシフトレジスタに入力さ
せ又前記空白部分に該当する期間において前記フィー
ドパツク値を“０゛にする手段が、前記フィードバック
シフ１へレジスタの出力と前記切替回路の出力の排他的
論理和をとる回路で構成しであることを特徴とする巡回
符号の符号化回路が得られる。

次に図面を参照して詳細に説明する。

第１図は従来の符号化回路の一例を示すブロック図であ
る。

データ入力端子１より入力される入力信号ａは、符号化
回路に入力する前に予め検査ビットの部分は空白にして
あり、又入力端子２から入力されるゲート信号すと同期
している。

人力されたテ゛−タ部分のテ゛−タ列ａ１．ａ２・・・
ａｋは論理積回路３と論理和回路４を通って符号化テ゛
−タ出力端子５に信号Ｃとして出力されるとともに、排
他的論理和回路６に入力される。

この時論理積回路３は入力端子２より入力されるデー１
一信号すにより“開”の状態となっており、一方論理積
回路７は否定回路８の出力により、“閉”の状態となっ
ている。

また前述したような生成多項式に対応して結線が定めら
れているフィードバックシフトレジスタ９の出力ｄは、
排他的論理和回路６のもう一方の入力に接続され、又同
時に前記論理和回路７に入力されている。

排他的論理和回路６では入力データａとフィードバック
シフＩ・レジスタ９の出力ｄとの排他的論理和がとられ
、論理積回路１０を通ってフィードバックシフトレジス
タ９のフィードバック値ｅとなる。

論理積回路１０は符号化回路にデータ列が入力されてい
る時は“開”の状態である。

入カテ゛−タ列が完結してゲート信号すが反転した場合
すなわち入力信号の空白部分に相当する期間においては
、論理積回路３は“閉”となり、論理積回路７は“開”
となってフィードバックシフトレジスタ９に蓄えられて
いる検査ビット列が論理積回路７、論理和回路４を通っ
て出力端子５に出力される。

フィードバックシフトレジスタ９に蓄えられている検査
ピッ１一列を正しく読み出すためには、読み出している
間はフィードバック値ｅが“０”でなければならないが
、第１図の従来例では論理積回路１０を用いてこれを実
現している。

かくして情報ビット列と検査ビット列から成る巡回符号
が形成される。

第２図は本考案の一実施例の構成を示すプロツり図であ
る。

この回路は第１図の従来の回路と多くの構成要素が同一
であり、これら同一のちのには同じ参照数字を付しであ
る。

この第２図の回路の構成が第１図の回路の構成と異なる
ところは、論理積回路１０が無くなってフィー ドパツ
ク値ｆが排他的論理和回路１１から直接出力されている
ことと、又これに伴って排他的論理和回路１１の人力か
゛、一方は第１図の場合と同じくフィードバックレジス
タ９の出力ｄであるが、・他方がテ゛−タ入力ａではな
く論理和回路４の出力ｅすなわちこの装置の出力を用い
ていることである。

この第２図の回路において、入力信号のうちのテ゛−タ
列が人力されているときは、論理和回路４からの出力ｅ
は第１図の場合と同じく入カテ゛−タａであり、フィー
ドバック値ｆはフィードバックシフトレジスタ９の出力
ｄと論理和回路４の出力Ｃとの排他的論理和である。

一方入力信号の空白部分に該当する期間においては、す
なわち検査ビット列をフィードバックシフトレジスタ９
から読み出す時には、論理積回路７が“開゛となり、論
理和回路４の出力には検査ビットが出力される。

従って排他的論理和回路１１の両方の入力には検査ビッ
トが同時に入力されることになり、その出力で゛あるフ
ィードバック値ｆは人力信号の空白部分に該当する期間
中は常に“Ｏ“どなる。

以−ヒ説明したように、本考案の構成によれば、従来回
路に用いられていたフィードバックラインに含まれるゲ
ート回路（第１図の１０）を省く事ができ、回路の簡単
化が実現できる。

なお本考案の回路において、フィードバックシフＩ・レ
ジスタへフィードバックされる信号ｄは検査ビットを読
み出している期間従来の場合の回路例に比べて全体とし
て等価的に論理和回路４を余分に通過することになる。

このため周波数が高くなるとこの論理和回路における遅
延が問題になってくる。

したがってこのようなときは論理和回路４としてワイヤ
ード・オア回路を用いればよい。

【図面の簡単な説明】

第１図は従卒の符号化回路の構成の一例を示すブロック
図、第２図は本考案の一実施例の構成を示すブロック図
で゛ある。 記号の説明：３は論理積回路、４は論理和回路、６は排
他的論理和回路、７は論理積回路、９はフィードバック
シフトレジスタ、１０は論理積回路、１１は排他的論理
和回路、ａはテ゛−タ人力、ｂはゲート信号、Ｃは巡回
符号出力、ｄはフィードバックシフトレジスタ９の出力
、ｅはフィードバック値、ｆはフィードバック値をそれ
ぞれあられしている。

Claims (1)

【実用新案登録請求の範囲】
1. 情報ビット列の入っているデ゛−タ部分と検査ビット列
   の入るべき空白部分から成る入力信号を入力する手段と
   、この入力した入力信号のうちの情報ビット列を入力す
   るとこの入力期間中に前記空白部分に入るべき検査ビッ
   ト列を形成して出力し、且つ前記空白部分に該当する期
   間においてフィードバック値が“Ｏ”になるとその内容
   を変えずに順次初期値ヘセットするフィードバックシフ
   トレジスタと、前記入力した入力信号のうちの情報ビッ
   ト列および前記フィードバックレジスタがら出力される
   検査ビット列を、前記データ部分に該当する期間中およ
   び前記空白部分に該当する期間中にそれぞれ出力して巡
   回符号を形成する切替手段とを有する符号化回路におい
   て、前記入力された入力信号のうちの情報ビット列を前
   記フィードバックシフトレジスタに入力させ又前記空白
   部分に該当する期間において前記フィードバック値を“
   Ｏｔｔにする手段が、前記フィードバックシフトレジス
   タの出力と前記切替回路の出力の排他的論理和をとる回
   路で構成しであることを特徴とする巡回符号の符号化回
   路。