JPS62171323A - エラ−訂正符号生成装置 - Google Patents
エラ−訂正符号生成装置Info
- Publication number
- JPS62171323A JPS62171323A JP61013553A JP1355386A JPS62171323A JP S62171323 A JPS62171323 A JP S62171323A JP 61013553 A JP61013553 A JP 61013553A JP 1355386 A JP1355386 A JP 1355386A JP S62171323 A JPS62171323 A JP S62171323A
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- JP
- Japan
- Prior art keywords
- error correction
- code
- correction code
- data
- generating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデジタルデータについてのエラー訂正符号生
成装置に関する。
成装置に関する。
この発明は所定数単位毎のデータについ゛ζ第１のエラ
ー訂正符号又はエラー検出符号を付加したものを複数個
のブロックに等分割し、各分割ブロックについて第２の
エラー訂正符号を順次生成して付加する場合に、第１の
エラー訂正符号又はエラー検出符号の生成回路と第２の
エラー検出符号の生成回路にデータを同時に人力して２
系列の符号を同時に形成するようにして演算時間の短縮
化を図ったものである。
ー訂正符号又はエラー検出符号を付加したものを複数個
のブロックに等分割し、各分割ブロックについて第２の
エラー訂正符号を順次生成して付加する場合に、第１の
エラー訂正符号又はエラー検出符号の生成回路と第２の
エラー検出符号の生成回路にデータを同時に人力して２
系列の符号を同時に形成するようにして演算時間の短縮
化を図ったものである。
デジタルデータを伝送するとき、伝送路に発生したエラ
ーを受信側で訂正できるようにするためエラー検出符号
及びエラー訂正符号が送信側で生成されて送信データに
付加される。
ーを受信側で訂正できるようにするためエラー検出符号
及びエラー訂正符号が送信側で生成されて送信データに
付加される。
この場合に、エラー検出又はエラー訂ＩＥ符号は定まっ
た所定数ワード（バイト）のデータ単位群毎に生成され
て付加されるのが一般的である。
た所定数ワード（バイト）のデータ単位群毎に生成され
て付加されるのが一般的である。
第２図は所定数ワードのデータと、これに付加された誤
り検出符号及び誤り訂正符号を２次元的に配列した図で
ある。
り検出符号及び誤り訂正符号を２次元的に配列した図で
ある。
図において斜線を付した領域に含まれるのは所定数のデ
ータである。
ータである。
Ｐは図の行方向に含まれるデータについて生成され“ピ
付加されたエラー訂正−，符号で、例えばリードソロモ
ン符号である。
付加されたエラー訂正−，符号で、例えばリードソロモ
ン符号である。
Ｑは所定数のデータのすべてに対して生成されたエラー
検出符号例えばＣＲＣコートである。ごのＱはエラー検
出符号でなく、エラー訂正符号であってもよい。
検出符号例えばＣＲＣコートである。ごのＱはエラー検
出符号でなく、エラー訂正符号であってもよい。
第２図からも明らかなように、所定数のデータと符号Ｑ
を合計したものが１度０行に等分割できるようになって
おり、１行で１ブロック分が形成される。そして、最後
の行はデータと符号Ｑとからなる情報について訂正符号
Ｐが生成付加されることになる。
を合計したものが１度０行に等分割できるようになって
おり、１行で１ブロック分が形成される。そして、最後
の行はデータと符号Ｑとからなる情報について訂正符号
Ｐが生成付加されることになる。
以上のような符号Ｐ、（１は、従来、次のようにして生
成される。
成される。
第３し１はその生成回路の概要をボずもので、（１）は
データバッファ川のＲＡＭで、これは前述した所定数の
データとこれに付加１−る符号Ｐ、 Ｑを記憶できる容
量を有する。
データバッファ川のＲＡＭで、これは前述した所定数の
データとこれに付加１−る符号Ｐ、 Ｑを記憶できる容
量を有する。
（２）はエラー訂正符号Ｐの生成回路、（３）はエラー
検出符号Ｑの生成回路あり、ＲＡ Ｍ （１１より読み
出されたデータはスイッチＳ１によって切り換えられて
生成回路（２）と（３）に択一的に供給される。
検出符号Ｑの生成回路あり、ＲＡ Ｍ （１１より読み
出されたデータはスイッチＳ１によって切り換えられて
生成回路（２）と（３）に択一的に供給される。
入力データは所定数だけ予めＲＡ Ｍ ＋ＩＪに書き込
まれている。この所定数のデータについて符号生成付加
を行うにあたっては、先ず、スイッチＳ１が図のように
端子Ｑ側に切り換えられる。そしてＲＡ Ｍ （１１よ
り所定数のデータの全てが順次読み出されて生成回路（
３）に供給されることにより、ＣＲＣコードが生成され
、生成されたＣＲＣコードはＲＡ Ｍ （１１のデータ
領域以外の所定のアドレスに書き込まれる。
まれている。この所定数のデータについて符号生成付加
を行うにあたっては、先ず、スイッチＳ１が図のように
端子Ｑ側に切り換えられる。そしてＲＡ Ｍ （１１よ
り所定数のデータの全てが順次読み出されて生成回路（
３）に供給されることにより、ＣＲＣコードが生成され
、生成されたＣＲＣコードはＲＡ Ｍ （１１のデータ
領域以外の所定のアドレスに書き込まれる。
次に、スイッチＳ１が端子Ｐ側に切り換えられる。そし
て、今度はＲＡ Ｍ ｆｌ）は第２図においてデータが
行方向に順次読み出され、生成回路（２）に供給される
。そして、−行分読み出される毎にその行の訂正符号Ｐ
が生成され、その生成符号ＰがＲＡＭ（１）のデータ領
域以外の所定の゛７ドレスに書き込まれる。１渣後の行
では符号（よまで読み出されてぞの行の訂正符号Ｐが生
成され、それがＲＡＭ（１）の所定のアドレスに居き込
まれることになる。
て、今度はＲＡ Ｍ ｆｌ）は第２図においてデータが
行方向に順次読み出され、生成回路（２）に供給される
。そして、−行分読み出される毎にその行の訂正符号Ｐ
が生成され、その生成符号ＰがＲＡＭ（１）のデータ領
域以外の所定の゛７ドレスに書き込まれる。１渣後の行
では符号（よまで読み出されてぞの行の訂正符号Ｐが生
成され、それがＲＡＭ（１）の所定のアドレスに居き込
まれることになる。
ヒ述のような従来の符号生成装置の場合、符号（ユを生
成するときと、符号Ｐを生成するときは別（固でありそ
れぞれＲＡ Ｍ ｆｆｒよりデータを、（売み出゛４゛
ようにしている。したが−２て、同じデータを２度読み
出すため、符号生成のための時間に無駄があった。
成するときと、符号Ｐを生成するときは別（固でありそ
れぞれＲＡ Ｍ ｆｆｒよりデータを、（売み出゛４゛
ようにしている。したが−２て、同じデータを２度読み
出すため、符号生成のための時間に無駄があった。
この発明においては、所定数単位毎のデータにすいて第
１のエラー訂正符号又はエラー検出符号を付加したもの
を複数個のブロックに等分割し、各分割ブロックについ
て第２のエラー訂正符号を順次生成して付加す、る装置
において、上記所定数単位のデータを上記第１のエラー
旧ＩＥ符号又はエラー検出符号を生成する第１の生成量
１／ｆｉ （３１に送出するとともに上記第２のエラー
訂正符号を生成する第２の生成回路（２）に送出し、上
記第２のエラー訂ｌヒ符号を順次生成し一ζゆくととも
に上記所定数単位のデータを第１の生成回路（３）に送
出し終わったことを検出する回路（５）を設け、その検
出出力により第１の生成回路（３）で生成した上記第１
のエラー訂１ピ符号又はエラー検出９３・号を第２の生
成回路（２）に送出し゛（上記第２のエラー ｆｆｒ
ｔＥ符号の最後のブロックに対するものを生成するよう
にする。
１のエラー訂正符号又はエラー検出符号を付加したもの
を複数個のブロックに等分割し、各分割ブロックについ
て第２のエラー訂正符号を順次生成して付加す、る装置
において、上記所定数単位のデータを上記第１のエラー
旧ＩＥ符号又はエラー検出符号を生成する第１の生成量
１／ｆｉ （３１に送出するとともに上記第２のエラー
訂正符号を生成する第２の生成回路（２）に送出し、上
記第２のエラー訂ｌヒ符号を順次生成し一ζゆくととも
に上記所定数単位のデータを第１の生成回路（３）に送
出し終わったことを検出する回路（５）を設け、その検
出出力により第１の生成回路（３）で生成した上記第１
のエラー訂１ピ符号又はエラー検出９３・号を第２の生
成回路（２）に送出し゛（上記第２のエラー ｆｆｒ
ｔＥ符号の最後のブロックに対するものを生成するよう
にする。
ｑｔｑ １及び第２の生成回路にデータを同時に送出し
て、第２のエラー訂正符号を分割ブロック毎に生成する
とともに全′このデータについての第１のエラー訂正符
号又は検出符号を同時に生成してゆくので２系列の符号
の生成時間を短縮できるものである。
て、第２のエラー訂正符号を分割ブロック毎に生成する
とともに全′このデータについての第１のエラー訂正符
号又は検出符号を同時に生成してゆくので２系列の符号
の生成時間を短縮できるものである。
第１図はこの発明装置の一例のブロック図で、第３図と
対応する部分には同一番号を付す。
対応する部分には同一番号を付す。
この例の場合、（４）はアドレス発生回路、（５）はＲ
Ａ Ｍ （１１にストア゛されている所定数のデータの
最後のデータのアドレスを検出するエンドアドレス検出
回路である。
Ａ Ｍ （１１にストア゛されている所定数のデータの
最後のデータのアドレスを検出するエンドアドレス検出
回路である。
ごの構成において、符号Ｐ、Ｑ生成時には、アドレス発
生回路（４）よりのアドレス信号により第３図例の符号
Ｐ生成時として説明したように第２図において行方向に
データがＲＡ Ｍ （１１より順次読み出される。この
例の場合、ＲＡ Ｍ （１１より読み出されたデータは
オアゲート（６）を通じてエラー訂正符号Ｐの生成回路
（２）に供給されると同時にエラー検出符号Ｑの生成回
路（３）にも供給される。
生回路（４）よりのアドレス信号により第３図例の符号
Ｐ生成時として説明したように第２図において行方向に
データがＲＡ Ｍ （１１より順次読み出される。この
例の場合、ＲＡ Ｍ （１１より読み出されたデータは
オアゲート（６）を通じてエラー訂正符号Ｐの生成回路
（２）に供給されると同時にエラー検出符号Ｑの生成回
路（３）にも供給される。
そしてアドレス発生回路（４）の出力アドレスが生成同
ＩＩ （２１に供給され゛（、各行の終わりのデータの
アドレス時点になると各行についての符号Ｐの生成が終
ｒし、ＲＡＭ（１１の所定アドレスに書き込まれる。
ＩＩ （２１に供給され゛（、各行の終わりのデータの
アドレス時点になると各行についての符号Ｐの生成が終
ｒし、ＲＡＭ（１１の所定アドレスに書き込まれる。
そして、第２図のデータ構造の最終行のデータの最後の
ものになると、そのときのＲＡ Ｍ ＋１１のアドレス
がエンドアドレス検出回路（５）で検出されて所定数の
データがずぺζ読み出されたことが検出される。これま
での間生成手段（３）ではＣＲＣコードを生成中で、こ
のエンドアドレスになると、所定数のデータのすべてに
ついてのＣＲＣコードの生成が終ｒしていることになる
。そこでエンドアドレス検出回路（５）では、エンドア
ドレスを検出すると、生成回路（３）の出力をイネーブ
ルにする信号をこの生成回路（３）に供給する。したが
って、生成回路（３）からはＣＲＣコードが出力され、
これがＲＡ Ｍ （１１の所定アドレスに書き込まれる
。これと同時に、ＣＲＣコードはオアゲート（６）を通
じて生成手段（２）に供給されて第２図に示したエラー
訂正符号Ｐの最後の行のものが生成される。そして、こ
の最後の行についてのエラー訂正符号ＰがＲＡＭ（１）
に書き込まれてエラー訂正符号生成付加が終了する。
ものになると、そのときのＲＡ Ｍ ＋１１のアドレス
がエンドアドレス検出回路（５）で検出されて所定数の
データがずぺζ読み出されたことが検出される。これま
での間生成手段（３）ではＣＲＣコードを生成中で、こ
のエンドアドレスになると、所定数のデータのすべてに
ついてのＣＲＣコードの生成が終ｒしていることになる
。そこでエンドアドレス検出回路（５）では、エンドア
ドレスを検出すると、生成回路（３）の出力をイネーブ
ルにする信号をこの生成回路（３）に供給する。したが
って、生成回路（３）からはＣＲＣコードが出力され、
これがＲＡ Ｍ （１１の所定アドレスに書き込まれる
。これと同時に、ＣＲＣコードはオアゲート（６）を通
じて生成手段（２）に供給されて第２図に示したエラー
訂正符号Ｐの最後の行のものが生成される。そして、こ
の最後の行についてのエラー訂正符号ＰがＲＡＭ（１）
に書き込まれてエラー訂正符号生成付加が終了する。
以上のようにしζ、ＲＡ Ｍ （１１よりデータを１回
読み出すだけでエラー検出符号Ｑとエラー訂正符号Ｐと
を同時に生成できる。
読み出すだけでエラー検出符号Ｑとエラー訂正符号Ｐと
を同時に生成できる。
なお、前述もしたようにエラー検出符号Ｑはエラー訂正
符号であってももちろんよい。
符号であってももちろんよい。
この発明によれば、所定数のデータを２つの符号生成回
路に同時に送出して同時に生成するようにしたので、２
系列の符号の演算生成時間が従来の場合のほばｌ／２に
なり、効率のよいエラー訂ＩＥ符号（エラー検出符号）
生成ができるものである。
路に同時に送出して同時に生成するようにしたので、２
系列の符号の演算生成時間が従来の場合のほばｌ／２に
なり、効率のよいエラー訂ＩＥ符号（エラー検出符号）
生成ができるものである。
図面の８′？Ｉ単な説明
第１図はこの発明装置の一例のブロック図、第２図はエ
ラー訂正符号付加後のデータ構造の一例を示す図、第３
図は従来装置の一例のブロック図である。
ラー訂正符号付加後のデータ構造の一例を示す図、第３
図は従来装置の一例のブロック図である。
（２）は第２の生成手段、（３）は第１の生成手段であ
る。
る。
Claims (1)
- 【特許請求の範囲】 所定数単位毎のデータについて第１のエラー訂正符号又
はエラー検出符号を付加したものを複数個のブロックに
等分割し、各分割ブロックについて第２のエラー訂正符
号を順次生成して付加する装置であって、 上記所定数単位のデータを上記第１のエラー訂正符号又
はエラー検出符号を生成する第１の生成回路に送出する
とともに上記第２のエラー訂正符号を生成する第２の生
成回路に送出し、 上記第２のエラー訂正符号を順次生成してゆくとともに
上記所定数単位のデータを上記第１の生成回路に送出し
終わったことを検出する回路を設け、その検出出力によ
り上記第１の生成回路で生成した上記第１のエラー訂正
符号又はエラー検出符号を上記第２の生成回路に送出し
て上記第２のエラー訂正符号の最後のブロックに対する
ものを生成するようにしたエラー訂正符号生成装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013553A JP2578762B2 (ja) | 1986-01-24 | 1986-01-24 | エラ−訂正符号生成装置 |
| CA000526484A CA1264091A (en) | 1986-01-10 | 1986-12-30 | Generator for error correcting code and decoder for the code |
| US07/000,539 US4785451A (en) | 1986-01-10 | 1987-01-05 | Generator for an error correcting code, a decoder therefore, and a method for the same |
| AU67164/87A AU601388B2 (en) | 1986-01-10 | 1987-01-06 | Generator for an error correcting code and a decoder for the code |
| AT87300187T ATE87155T1 (de) | 1986-01-10 | 1987-01-09 | Dekoder fuer produkt-kodes und verfahren zur dekodierung dieser kodes. |
| DE8787300187T DE3784741T2 (de) | 1986-01-10 | 1987-01-09 | Dekoder fuer produkt-kodes und verfahren zur dekodierung dieser kodes. |
| EP87300187A EP0229698B1 (en) | 1986-01-10 | 1987-01-09 | Decoder for product codes and method of decoding such codes |
| KR1019870000134A KR960003094B1 (ko) | 1986-01-10 | 1987-01-10 | 프로덕트 코드를 디코딩하는 디코더 및 방법 |
| HK95295A HK95295A (en) | 1986-01-10 | 1995-06-15 | Decoder for product codes and method of decoding such codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013553A JP2578762B2 (ja) | 1986-01-24 | 1986-01-24 | エラ−訂正符号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171323A true JPS62171323A (ja) | 1987-07-28 |
| JP2578762B2 JP2578762B2 (ja) | 1997-02-05 |
Family
ID=11836358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013553A Expired - Lifetime JP2578762B2 (ja) | 1986-01-10 | 1986-01-24 | エラ−訂正符号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578762B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244936A (ja) * | 1987-11-24 | 1989-09-29 | Gaston Huguenin | 金庫装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074160A (ja) * | 1983-06-20 | 1985-04-26 | レフアレンス・テクノロジ−・インコ−ポレ−テツド | ビデオ・デイスクにおけるデイジタル・デ−タのエラ−訂正コ−ド |
-
1986
- 1986-01-24 JP JP61013553A patent/JP2578762B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074160A (ja) * | 1983-06-20 | 1985-04-26 | レフアレンス・テクノロジ−・インコ−ポレ−テツド | ビデオ・デイスクにおけるデイジタル・デ−タのエラ−訂正コ−ド |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244936A (ja) * | 1987-11-24 | 1989-09-29 | Gaston Huguenin | 金庫装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578762B2 (ja) | 1997-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |