JPH0844634A

JPH0844634A - 記憶装置

Info

Publication number: JPH0844634A
Application number: JP6174980A
Authority: JP
Inventors: Kazuo Takagi; 和夫高木
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】多ビット入出力のメモリ回路を１ビット入出
力のメモリ回路と同等に使用することができる記憶装置
を提供することである。【構成】メモリ回路２とバッファ制御線５で接続され
るバッファ制御部２１の制御の下に、複数のバッファメ
モリ（１０〜１７）それぞれに、複数のデータ（Ｄ０〜
Ｄ７）をメモリ回路２からパラレルに読出して格納す
る。次いで、バッファ制御部２１はバッファメモリ（１
０〜１７）から順次、データ（Ｄ０〜Ｄ７）を１ビット
づつシリアルにデータ線３１に出力し、パラレル・シリ
アル変換を行う。一方、データ線３１から入力するデー
タ（Ｄ０〜Ｄ７）は、バッファメモリ（１０〜１７）に
順次、シリアルに格納され、データ（Ｄ０〜Ｄ７）の全
てがバッファメモリ（１０〜１７）に格納された時点
で、パラレルにメモリ回路２に書込まれ、これによっ
て、シリアル・パラレル変換を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを記憶し、入出
力をパラレルに行うメモリ回路と、当該メモリ回路に入
出力されるデータの誤りをシリアルに訂正する誤り訂正
手段とを有する記憶装置に関し、特に、多ビットを入出
力するメモリ回路を備える記憶装置に関する。

【０００２】

【従来の技術】一般に、半導体の記憶装置には、転送デ
ータの信頼性を保証するために、データを記憶する際に
書込みデータからＥＣＣ（誤り訂正符号）を生成し、こ
のＥＣＣを付加された書込みデータが、ＩＣ（集積回
路）によるメモリ回路に記憶され、１ビットのみのデー
タ誤りの場合でも自動的に訂正するように構成されたも
のがある。

【０００３】更に詳細に説明すると、この種の記憶装置
は、図６に示されるように、データメモリ部５０を備
え、このデータメモリ部５０はメモリ回路５１およびバ
ッファメモリ５２を有している。バッファメモリ５２は
データ線５４によって誤り訂正回路４に接続され、誤り
訂正回路４は外部データ線５５に接続されている。

【０００４】この構成の記憶装置では、書込みの際、外
部データ線５５からのデータに誤り訂正回路４でＥＣＣ
を付加し、誤り訂正可能なデータを作成し、この誤り訂
正可能なデータを書込みデータとしてバッファメモリ５
２を介してメモリ回路５１に書込んでいる一方、データ
メモリ部５０のメモリ回路５１から読出されるデータＤ
０〜Ｄ６、Ｄ７は、バッファメモリ５２に一時記憶さ
れ、バッファ制御線５３を介して行われる制御によっ
て、データ線５４に、シリアルに取出される。メモリ回
路５１から読出されるデータには、前述した書込みの際
の動作からも明らかなように、ＥＣＣが付加されてい
る。

【０００５】誤り訂正回路４は、データ線５４上の転送
データを取込み、ＥＣＣを使用して転送符号の誤りをチ
ェックすると共に、転送データに誤りがあれば訂正し、
訂正されたデータを外部データ線５５上に送出してい
る。

【０００６】この構成では、一つのメモリ回路５１は、
一つのデータ線５４にデータを入出力するため“１×
ｎ”ビット構成に限定されている。言い換えれば、デー
タ線５４上にシリアルにデータを出力する必要があるた
め、バッファメモリ５２からはシリアルデータが順次、
誤り訂正回路４に送出されている。

【０００７】

【発明が解決しようとする課題】従来の記憶装置は、上
述したように、ＥＣＣによる転送データの誤り訂正を行
うため、一つのデータ線にシリアルデータを転送してい
る。この構成によれば、メモリ回路として“ｋ×ｍ”ビ
ット構成（ｋ、ｍ共に“２”以上の自然数）のような多
ビット用のメモリ回路が使用不可能であるという問題点
がある。

【０００８】本発明の課題は、“ｋ×ｍ”ビット構成の
メモリ回路にも適用できる記憶装置を提供することであ
る。

【０００９】本発明の他の課題は、”ｋ×ｍ”ビット構
成のメモリ回路を実質上変更することなく各ビットの誤
りを訂正できる記憶装置を提供することである。

【００１０】

【課題を解決するための手段】本発明による記憶装置
は、データを記憶し、入出力をパラレルに行うメモリ回
路と、当該メモリ回路に入出力されるデータの誤りをシ
リアルに訂正する誤り訂正手段とを有する記憶装置にお
いて、前記メモリ回路と前記誤り訂正手段との間に、シ
リアルパラレル変換手段を備えている。また、前記シリ
アルパラレル変換手段が複数のバッファメモリと、これ
ら複数のバッファメモリを制御するバッファ制御部とを
有している。

【００１１】

【作用】上記手段による記憶装置は、多ビット用メモリ
回路の入出力数以上の数のバッファメモリを設け、バッ
ファ制御部がシリアル／パラレル変換を制御して、一つ
のデータ線に対してシリアルデータを送受信できる。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の第１の実施例に係わる記憶
装置を示すブロック図である。図１に示された記憶装置
は、“８×ｍ”ビット構成のメモリ回路２のほかにシリ
アルパラレル変換部３を有するデータメモリ部１を備え
ている。ここで、メモリ回路２は、ＩＣによって構成さ
れており、８ビットのパラレルデータを同時に書込み、
或いは、読出すことができる。また、これらパラレルデ
ータはＥＣＣによって構成されているものとする。尚、
“ｍ”はワード数を表している。

【００１４】シリアルパラレル変換部３は、８個のバッ
ファメモリ１０〜１７、及び、バッファ制御部２１を有
する。８個のバッファメモリ１０〜１７は、メモリ回路
２に対して入出力する８ビットのパラレルデータにそれ
ぞれ対応して接続している。また、バッファ制御部２１
はメモリ回路２とバッファ制御線５によって接続されて
いる。

【００１５】データメモリ部１は、一本のデータ線３１
を介して、誤り訂正回路４に接続され、且つ、誤り訂正
回路４は外部データ線３０に接続されている。誤り訂正
回路４は図示されるように、複数のデータ線を介して同
一構成のデータメモリ部との間に接続され、データ線は
誤り訂正回路４を介して外部データ線にそれぞれ接続さ
れている。ここで、誤り訂正回路４は誤りの有無を検出
すると共に、誤りがある場合には、これを訂正する機能
を備えているものとする。

【００１６】まず、図１に示される記憶装置を用いてデ
ータの読出しを行う場合について説明する。バッファ制
御部２１は、８個のバッファメモリ１０〜１７それぞれ
に、８個のデータＤ０〜Ｄ７をパラレルにメモリ回路２
から読出して格納する。次いで、バッファ制御部２１は
バッファメモリ１０〜１７からデータＤ０〜Ｄ７を順番
に１ビットづつデータ線３１にシリアルに出力し、誤り
訂正回路４は、ＥＣＣによって構成されたデータＤ０〜
Ｄ７中の誤りの有無を検出すると共に、訂正されたデー
タを外部データ線３０上に出力する。

【００１７】次に、図１に示されるメモリ回路２への書
込み手順を説明する。まず、誤り訂正回路４は、データ
線３１を介して、ＥＣＣによって構成されたデータＤ０
〜Ｄ７をデータメモリ部１にシリアルに出力する。送出
されたデータのうち、データＤ０はバッファメモリ１０
に、バッファ制御部２１の制御により、格納される。次
いで、到着するデータＤ１はバッファメモリ１１に格納
され、同様に、データＤ７までがバッファメモリ１７ま
で順次、格納される。データＤ０〜Ｄ７の全てがバッフ
ァメモリ１０〜１７のそれぞれに格納された時点で、バ
ッファ制御部２１の制御により、この格納されたデータ
Ｄ０〜Ｄ７はパラレルにメモリ回路２に書込まれる。

【００１８】図２は本発明の第２の実施例に係わる記憶
装置のデータメモリ部を示すブロック図である。図２に
示された記憶装置には、図１と同様に、“８×ｍ”ビッ
ト構成のメモリ回路２のほかにシリアルパラレル変換部
２７を有するデータメモリ部２０が備えられている。シ
リアルパラレル変換部２７は、８個のバッファメモリ１
０〜１７、及び、これらのバッファメモリを制御するバ
ッファ制御部２２を有する。

【００１９】８個のバッファメモリ１０〜１７はメモリ
回路２に入出力する８ビットのパラレルデータに対応し
て接続されている。バッファ制御部２２はバッファ制御
線５によりメモリ回路２に接続されている。データメモ
リ部２０から取出された二本のデータ線３２、３３は、
誤り訂正回路４と接続されている。このうち、データ線
３２は、４個のバッファメモリ１０〜１３に接続され、
他方、データ線３３も、同様に、４個のバッファメモリ
１４〜１７に接続されている。

【００２０】次に、図２に示されるシリアルパラレル変
換部２７を用いてメモリ回路２からデータを読出す場合
について説明する。まず、メモリ回路２とバッファ制御
線５で接続されるバッファ制御部２２は、８個のバッフ
ァメモリ１０〜１３、１４〜１７に、８個のデータＤ０
〜Ｄ３、Ｅ０〜Ｅ３をパラレルにメモリ回路２から読出
して格納する。次いで、バッファ制御部２２は、バッフ
ァメモリ１０からバッファメモリ１３までのデータＤ０
からデータＤ３までをデータ線３２に順番に１ビットづ
つ出力し、且つ、バッファメモリ１４からバッファメモ
リ１７までのデータＥ０からデータＥ３までをデータ線
３３に順番に１ビットづつ出力する。

【００２１】他方、図２を参照してメモリ回路２へ書込
む場合を説明する。まず、外部データ線３２からシリア
ルに到着するデータＤ０〜Ｄ３がバッファメモリ１０〜
１３に、バッファ制御部２２の制御により、順次、格納
され、同時に、データ線３３からシリアルに到着するデ
ータＥ０〜Ｅ３がバッファメモリ１４〜１７に順次、格
納される。バッファメモリ１０〜１７に格納データが揃
った時点で、この格納データは、バッファ制御部２２の
制御により、メモリ回路２に書込まれる。

【００２２】図３は本発明の第３の実施例に係わるデー
タメモリ部を示すブロック図であり、図１におけるデー
タメモリ部の別の実施例が図示されている。図３に示さ
れたメモリ回路６は、“４×ｐ”（“ｐ”は２以上の自
然数）ビット構成を有し、シリアルパラレル変換部２８
を介して一本のデータ線３４に接続されている。シリア
ルパラレル変換部２８は、８個のバッファメモリ４０〜
４７、及び、これらバッファメモリを制御するバッファ
制御部２３を有している。図示される８個のバッファメ
モリ４０〜４７は、メモリ回路６とバッファ制御線７で
接続されるバッファ制御部２３によって制御されてい
る。

【００２３】８個のバッファメモリ４０〜４７は“４０
〜４３”のグループと“４４〜４７”のグループとに二
分されている。バッファメモリ４０はバッファメモリ４
４に直列に接続され、バッファメモリ４１はバッファメ
モリ４５に直列に接続され、同様に、バッファメモリ４
２、４３はバッファメモリ４６、４７にそれぞれ直列に
接続された構成を有している。これらのバッファメモリ
４０〜４７に対するデータの読取り、及び、書込みは、
ＦＩＦＯ（先入れ先出し）の手順が採用されている。ま
た、バッファメモリ４０〜４３はメモリ回路６に入出力
するパラレルデータに対応して接続され、バッファメモ
リ４４〜４７はデータ線３４に接続されている。

【００２４】図３に示されるメモリ回路６からの読出し
手順は、バッファ制御部２３の制御を受け、まず、デー
タＤ０をバッファメモリ４０に読出し、同様に、データ
Ｄ１〜Ｄ３までをバッファメモリ４１〜４３のそれぞれ
にメモリ回路６からパラレルに読出して格納する。次い
で、バッファ制御部２３はバッファメモリ４０〜４３に
格納されたデータＤ０〜Ｄ３を、バッファメモリ４４〜
４７にそれぞれ転送して格納する。次いで、バッファ制
御部２３はバッファメモリ４４〜４７に格納されている
データＤ０〜Ｄ３を順次、データ線３４に出力すると共
に、バッファメモリ４０〜４３に、メモリ回路６から、
次のデータＤ４〜Ｄ７を順次、読出して格納し、上述し
た動作手順を繰返す。

【００２５】図３に示されるメモリ回路６への書込み手
順を説明する。まず、データ線３４からのデータＤ０は
バッファメモリ４４に、バッファ制御部２３の制御によ
り、格納される。次いで、到着するデータＤ１はバッフ
ァメモリ４５に格納され、同様に、データＤ２、Ｄ３が
バッファメモリ４６、４７にそれぞれ順次、格納され
る。データＤ０〜Ｄ３までの全てがバッファメモリ４４
〜４７にそれぞれ格納された時点で、バッファ制御部２
３の制御により、この格納されたデータＤ０〜Ｄ３はバ
ッファメモリ４０〜４３に転送格納される。次いで、デ
ータＤ０〜Ｄ３はバッファメモリ４０〜４３からメモリ
回路６にパラレルに書込まれると共に、次の、データＤ
４〜Ｄ７がバッファメモリ４４〜４７に順次、格納され
る。

【００２６】図４は本発明の第４の実施例に係わるデー
タメモリ部を示すブロック図であり、図１、２とは別の
実施例が図示されている。図４に示されたメモリ回路６
は、図３に示されると同様の“４×ｐ”ビット構成を有
し、シリアルパラレル変換部２９を介して一本のデータ
線３５に接続されている。シリアルパラレル変換部２９
は、８個のバッファメモリ１０〜１７、及び、これらバ
ッファメモリを制御するバッファ制御部２４を有してい
る。このバッファ制御部２４はメモリ回路６とバッファ
制御線７で接続されている。

【００２７】８個のバッファメモリ１０〜１７は二分さ
れ、バッファメモリ１０はバッファメモリ１４に並列に
接続され、バッファメモリ１１はバッファメモリ１５に
並列に接続され、同様に、バッファメモリ１２、１３は
バッファメモリ１６、１７にそれぞれ並列に接続され
て、４っのメモリ組を形成している。これら４っのメモ
リ組の各組は、メモリ回路６に入出力するパラレルデー
タに対応してメモリ回路６に接続された一端と、一本の
データ線３５に共通に接続された他端とを有している。

【００２８】図４に示されるメモリ回路６からの読出し
手順は、バッファ制御部２４の制御を受け、まず、デー
タＤ０をバッファメモリ１０に読出し、同様に、データ
Ｄ１〜Ｄ３までをバッファメモリ１１〜１３にそれぞれ
パラレルにメモリ回路６から読出して格納する。次い
で、バッファ制御部２４はバッファメモリ１０〜１３に
格納されたデータＤ０〜Ｄ３をそれぞれ、順次、データ
線３５に出力すると共に、バッファメモリ１４〜１７
に、メモリ回路６から、次のデータＤ４〜Ｄ７をパラレ
ルに読出して格納する。

【００２９】バッファメモリ１４〜１７にデータＤ４〜
Ｄ７の格納が完了したのち、バッファ制御部２４は、デ
ータＤ４〜Ｄ７をバッファメモリ１４〜１７から順次、
取出してデータ線３５に送出すると共に、バッファメモ
リ１０〜１３に次のデータをパラレルにメモリ回路６か
ら読出して格納している。以後は、上述した動作手順を
交互に繰返す。

【００３０】図４に示されたメモリ回路６への書込み手
順は、まず、データ線３５からのデータＤ０はバッファ
メモリ１０に、バッファ制御部２４の制御により、格納
される。次いで、到着するデータＤ１はバッファメモリ
１１に格納され、同様に、データＤ２、Ｄ３がバッファ
メモリ１２、１３にそれぞれ順次、格納される。データ
Ｄ０〜Ｄ３までの全てがバッファメモリ１０〜１３にそ
れぞれ格納された時点で、この格納されたデータＤ０〜
Ｄ３はバッファメモリ１０〜１３からメモリ回路６に書
込まれると共に、次の、データＤ４〜Ｄ７がデータ線３
５からバッファメモリ１４〜１７に順次、格納される。
データＤ４〜Ｄ７までの全てがバッファメモリ１４〜１
７にそれぞれ格納された時点で、この格納されたデータ
Ｄ４〜Ｄ７はバッファメモリ１４〜１７からメモリ回路
６に書込まれる。以後は、上述した動作手順を交互に繰
返す。

【００３１】図５は本発明の第５の実施例に係わる記憶
装置を示すブロック図である。図５に示された二つのデ
ータメモリ部１８、１９は、それぞれのデータ線を一つ
のデータ線３６に共通に接続されると共に、誤り訂正回
路４に接続されている。データメモリ部１８は、“４×
ｐ”ビット構成のメモリ回路６、及び、シリアルパラレ
ル変換部４８を備え、一本のデータ線３６に接続されて
いる。シリアルパラレル変換部４８は、４個のバッファ
メモリ１０〜１３、及び、これらバッファメモリを制御
するバッファ制御部２５を有する。バッファ制御部２５
は、メモリ回路６とバッファ制御線７で接続されてい
る。

【００３２】一方、データメモリ部１９は、“４×ｐ”
ビット構成のメモリ回路８、及び、シリアルパラレル変
換部４９を備え、一本のデータ線３６に接続されてい
る。シリアルパラレル変換部４９は、４個のバッファメ
モリ１４〜１７、及び、これらバッファメモリを制御す
るバッファ制御部２６を有する。バッファ制御部２６
は、メモリ回路８とバッファ制御線９で接続されてい
る。

【００３３】各データメモリ部１８、１９のシリアルパ
ラレル変換部４８、４９に有するバッファ制御部２５、
及び、バッファ制御部２６は、相互接続され情報交換し
て読取り、書込みを制御する。

【００３４】図５に示される、メモリ回路６、８からの
読出し手順は、バッファ制御部２５、２６の制御の下に
行われる。この場合、メモリ回路６からはデータＤ０〜
Ｄ３をバッファメモリ１０〜１３に読出し、同様に、メ
モリ回路８からはデータＤ４〜Ｄ７をバッファメモリ１
４〜１７にそれぞれ読出して格納する。次いで、バッフ
ァ制御部２５、２６はバッファメモリ１０〜１７に格納
されたデータＤ０〜Ｄ７を順次、データ線３６に出力す
る。

【００３５】図５に示されるメモリ回路６、８への書込
み手順は、まず、データ線３６からのデータＤ０はバッ
ファメモリ１０に、バッファ制御部２５の制御により格
納される。次いで、到着するデータＤ１はデータメモリ
部１８内のバッファメモリ１１（図示せず）に格納さ
れ、同様に、データＤ２、Ｄ３がデータメモリ部１８内
のバッファメモリ１２、１３にそれぞれ順次、格納され
る。データＤ０〜Ｄ３の全てがバッファメモリ１０〜１
３にそれぞれ格納された時点で、次に続くデータＤ４〜
Ｄ７がデータメモリ部１９内のバッファメモリ１４〜１
７にそれぞれ格納される。

【００３６】次いで、バッファ制御部２５の制御によ
り、データＤ０〜Ｄ３はバッファメモリ１０〜１３から
メモリ回路６にパラレルに書込まれると共に、バッファ
制御部２６の制御により、データＤ４〜Ｄ７もバッファ
メモリ１４〜１７からメモリ回路８にパラレルに書込ま
れる。

【００３７】また、図５のバッファ制御部２５、２６
は、上述とは相違する読出し、及び、書込みの手順（以
下、第２の呼出し手順、第２の書込み手順と呼ぶ）を有
することができる。次に、この手順について説明する。

【００３８】図５におけるメモリ回路６、８からの第２
の読出し手順は、バッファ制御部２５、２６の制御の下
に行われる。この場合、メモリ回路６からは偶数番目の
データ、即ち、データＤ０，Ｄ２，Ｄ４，Ｄ６がバッフ
ァメモリ１０〜１３に読出され、同様に、メモリ回路８
からは奇数番目のデータ、即ち、データＤ１，Ｄ３，Ｄ
５，Ｄ７がバッファメモリ１４〜１７にそれぞれ読出さ
れて格納される。次いで、バッファ制御部２５、２６は
バッファメモリ１０からバッファメモリ１７までに格納
されたデータＤ０〜Ｄ７のそれぞれを、順次、番号順に
データ線３６に出力する。

【００３９】メモリ回路６、８への第２の書込み手順を
説明すれば、まず、データ線３６からのデータＤ０はバ
ッファメモリ１０に、バッファ制御部２５の制御によ
り、格納される。次いで、到着するデータＤ１はバッフ
ァメモリ１４にバッファ制御部２６の制御により、格納
される。同様に、他の偶数番目のデータＤ２，Ｄ４，Ｄ
６がバッファメモリ１１，１２，１３までに順次、格納
され、他の奇数番目のデータＤ３，Ｄ５，Ｄ７がバッフ
ァメモリ１５，１６，１７までに順次、格納される。

【００４０】次いで、バッファ制御部２５の制御によ
り、データＤ０，Ｄ２，Ｄ４，Ｄ６はバッファメモリ１
０〜１３からメモリ回路６に書込まれると共に、バッフ
ァ制御部２６の制御により、データＤ１，Ｄ３，Ｄ５，
Ｄ７もバッファメモリ１４〜１７からメモリ回路８に書
込まれる。

【００４１】上記説明では、“８×ｍ”ビット構成、
“４×ｐ”ビット構成のメモリ回路を例に取上げたが、
他の構成でもよく、また、上述の数量、接続状況等、が
相違しても、同一機能が発揮できるものであれば適用可
能であり、上記説明が、本発明を限定するものではな
い。

【００４２】

【発明の効果】以上説明したように本発明によれば、メ
モリ回路に入出力するパラレルデータをバッファメモリ
が一時記憶し、バッファ制御部がバッファメモリに記憶
されたデータをデータ線に順次、シリアルで送受信して
いるシリアルパラレル変換部を備えるデータメモリ部を
設けている。この構成によって、多ビット入出力のメモ
リ回路を１ビット入出力のメモリ回路と同等に使用する
ことができる記憶装置が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明の第３の実施例を示すブロック図であ
る。

【図４】本発明の第４の実施例を示すブロック図であ
る。

【図５】本発明の第５の実施例を示すブロック図であ
る。

【図６】従来の一例を示すブロック図である。

【符号の説明】

１、１８、１９、２０データメモリ部２、６、８メモリ回路３、２７、２８、２９、４８、４９シリアルパラレ
ル変換部４誤り訂正回路５、７、９バッファ制御線１０〜１７、４０〜４７バッファメモリ２１〜２６バッファ制御部３０外部データ線３１〜３６データ線

Claims

【特許請求の範囲】

【請求項１】データを記憶し、入出力をパラレルに行
うメモリ回路と、当該メモリ回路に入出力されるデータ
の誤りをシリアルに訂正する誤り訂正手段とを有する記
憶装置において、前記メモリ回路と前記誤り訂正手段と
の間に、シリアルパラレル変換手段を備えていることを
特徴とする記憶装置。
【請求項２】請求項１において、前記シリアルパラレ
ル変換手段が複数のバッファメモリと、これら複数のバ
ッファメモリを制御するバッファ制御部とを有している
ことを特徴とする記憶装置。
【請求項３】請求項２において、前記バッファ制御部
が、一つのメモリ回路のパラレルデータと複数のデータ
線のシリアルデータとを相互変換することを特徴とする
記憶装置。
【請求項４】請求項２において、前記メモリ回路に入
出力するパラレルデータのバッファメモリを直列に接続
し、前記バッファ制御部が、ＦＩＦＯ（先入れ先出し）
形式で当該バッファメモリのデータを入出力することを
特徴とする記憶装置。
【請求項５】請求項２において、前記メモリ回路に入
出力するパラレルデータのバッファメモリを複数個並列
に接続して、前記バッファ制御部が、当該バッファメモ
リのデータを入出力することを特徴とする記憶装置。
【請求項６】データを記憶し、入出力をパラレルに行
うメモリ回路と、当該メモリ回路に入出力するパラレル
データを一時記憶するバッファメモリ、及び、当該バッ
ファメモリを制御して一つのデータ線にシリアルで送受
信するバッファ制御部を有するシリアルパラレル変換手
段とを備えるデータメモリ部を設け、且つ、複数の当該
データメモリ部の入出力に対応するデータ線を一つに接
続してデータの誤りをシリアルに訂正する誤り訂正手段
に接続し、前記バッファ制御部の制御の下に当該データ
線にシリアルデータを送受信することを特徴とする記憶
装置。