JPS5917455B2 - デ−タ受渡し方式 - Google Patents
デ−タ受渡し方式Info
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- JPS5917455B2 JPS5917455B2 JP49020855A JP2085574A JPS5917455B2 JP S5917455 B2 JPS5917455 B2 JP S5917455B2 JP 49020855 A JP49020855 A JP 49020855A JP 2085574 A JP2085574 A JP 2085574A JP S5917455 B2 JPS5917455 B2 JP S5917455B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ伝送装置とデータ処理装置との間でデ
ータを受渡しする方式に関するもので、特にデータ伝送
装置がいわゆるサイクリツク方式であるときにデータ処
理装置の負担を軽減させる方式を提供するものである。
ータを受渡しする方式に関するもので、特にデータ伝送
装置がいわゆるサイクリツク方式であるときにデータ処
理装置の負担を軽減させる方式を提供するものである。
第１図は従来の方式によるデータ伝送装置とデータ伝送
装置とデータ処理装置との間のデータ受渡し回路の１例
を示すものである。
装置とデータ処理装置との間のデータ受渡し回路の１例
を示すものである。
第１図において、Ｌ７、Ｌ２、Ｌ３・・・はデータ伝送
装置の各セットの子局からお信号伝送路、ＳＰＩ、ＳＰ
２、ＳＰ３・・・は直並列変換回路、Ａ４、Ｄ０、Ｄ２
、Ａ３、Ｄ３・・・は夫々直並列変換回路で、並列符号
化された出力のアドレス部分とデータ部分の線束を説明
の便宜上表示したもの。
装置の各セットの子局からお信号伝送路、ＳＰＩ、ＳＰ
２、ＳＰ３・・・は直並列変換回路、Ａ４、Ｄ０、Ｄ２
、Ａ３、Ｄ３・・・は夫々直並列変換回路で、並列符号
化された出力のアドレス部分とデータ部分の線束を説明
の便宜上表示したもの。
Ｂ１、Ｂ２、Ｂ３・・・はバッファレジスタ、Ｃ４、Ｃ
２、Ｃ３・・・は符号のチェック回路、ＤＣはデコーダ
、Ｇ１、Ｇ３・・・はゲート回路、ＤＯはデータ処理装
置のディジタル出力回路、ＤＩは同じくディジタル入力
回路、ＣＰＵは中央処理ユニット、Ｍは記憶部である。
第１図の装置の動作は次の通りである。各子局からのデ
ータは並列符号の形で信号伝送路Ｌ１、Ｌ２、Ｌ３・・
・を介して到来する。
２、Ｃ３・・・は符号のチェック回路、ＤＣはデコーダ
、Ｇ１、Ｇ３・・・はゲート回路、ＤＯはデータ処理装
置のディジタル出力回路、ＤＩは同じくディジタル入力
回路、ＣＰＵは中央処理ユニット、Ｍは記憶部である。
第１図の装置の動作は次の通りである。各子局からのデ
ータは並列符号の形で信号伝送路Ｌ１、Ｌ２、Ｌ３・・
・を介して到来する。
直並列変換回路ＳＰ０、ＳＰ２、ＳＰ３・・・は到来し
た直列符号を並列符号に変換しワード単位に出力する。
一方チェック回路Ｃ０、Ｃ２、Ｃ３・・・はパリテイ、
２連送等のチェックを行ないＯＫであれば、直並列変換
回路ＳＰ１、ＳＰ２、ＳＰ３・・・の出力をバッファレ
ジスタＢ０、Ｂ２、Ｂ３・・・に移し、バッファレジス
タは次のワードが到来するまでその内容を保持する。こ
の例では、データ伝送装置の各ワードアドレスとデータ
の情報が含まれており、これらが並列符号化されており
、これらが並列符号化されて夫々Ａｌ，Ｄ，，Ａ２，Ｄ
２，Ａ，．Ｄ３・・・のような線束でバツフアレジスタ
に移され、以下データ処理装置のデイジタル入力回＠Ｄ
Ｉまで並行して移されて行く。データ処理装置は中央ユ
ニツトＣＰＵと記憶部Ｍにより種々のデータ処理動作を
行なつているがその中の一定時間を周期的にさいてデー
タ伝送装置からのデータ収集の動作を行なう。
た直列符号を並列符号に変換しワード単位に出力する。
一方チェック回路Ｃ０、Ｃ２、Ｃ３・・・はパリテイ、
２連送等のチェックを行ないＯＫであれば、直並列変換
回路ＳＰ１、ＳＰ２、ＳＰ３・・・の出力をバッファレ
ジスタＢ０、Ｂ２、Ｂ３・・・に移し、バッファレジス
タは次のワードが到来するまでその内容を保持する。こ
の例では、データ伝送装置の各ワードアドレスとデータ
の情報が含まれており、これらが並列符号化されており
、これらが並列符号化されて夫々Ａｌ，Ｄ，，Ａ２，Ｄ
２，Ａ，．Ｄ３・・・のような線束でバツフアレジスタ
に移され、以下データ処理装置のデイジタル入力回＠Ｄ
Ｉまで並行して移されて行く。データ処理装置は中央ユ
ニツトＣＰＵと記憶部Ｍにより種々のデータ処理動作を
行なつているがその中の一定時間を周期的にさいてデー
タ伝送装置からのデータ収集の動作を行なう。
この時）中央処理ユニツトＣＰＵはデイジタル出力回路
ＤＯにデータ伝送装置のセツト番号を指定する符号を送
りデイジタル出力回路ＤＯはデコーダＤＣにこの符号を
出す。デコーダＤＣはこれを受けて指定されたセツトに
対応するゲート回路Ｇｌ，Ｇ２，Ｇ３・・・の何れかを
開き、指定されたセツトの直並列変換回路の出力をデイ
ジタル入力回路ＤＩに導く。中央処理ユニツトＣＰＵは
デイジタル入力回路ＤＩに到来した信号に対し、デイジ
タル出力回路ＤＯに出した指定セツト香号および到来し
た信号のアドレス部分に従つて、データ部分を記憶部Ｍ
の該当アドレスに記憶させる。以上の動作を指定セツト
番号を順次変えながら全セツトについて行なう。なお、
直並列変換回路ＳＰｌ，ＳＰ２，ＳＰ３・・・の出力を
バツフアレジスタＢｌ，Ｂ２，Ｂ３・・・に移している
際中に、データ処理装置がデータの読込みを行なうと誤
つたデータを読込むおそれがあるため、チエツク回路Ｃ
ｌ，Ｃ２，Ｃ３・・・がチエツク０Ｋの信号を出してバ
ツフアレジスタの内容を更新する際にはゲート回路Ｇｌ
，Ｇ２，Ｇ３・・・を介してその旨の信号をデータ処理
装置に出し、データ処理装置ではデイジタル入力回路Ｄ
Ｉにアドレス・データと共に到来している上記信号も参
照し、バツフアレジスタの内容更新中の場合、中央処理
ユニツトＣＰＵはそのデータを記憶部Ｍに入れないよう
にしている。
ＤＯにデータ伝送装置のセツト番号を指定する符号を送
りデイジタル出力回路ＤＯはデコーダＤＣにこの符号を
出す。デコーダＤＣはこれを受けて指定されたセツトに
対応するゲート回路Ｇｌ，Ｇ２，Ｇ３・・・の何れかを
開き、指定されたセツトの直並列変換回路の出力をデイ
ジタル入力回路ＤＩに導く。中央処理ユニツトＣＰＵは
デイジタル入力回路ＤＩに到来した信号に対し、デイジ
タル出力回路ＤＯに出した指定セツト香号および到来し
た信号のアドレス部分に従つて、データ部分を記憶部Ｍ
の該当アドレスに記憶させる。以上の動作を指定セツト
番号を順次変えながら全セツトについて行なう。なお、
直並列変換回路ＳＰｌ，ＳＰ２，ＳＰ３・・・の出力を
バツフアレジスタＢｌ，Ｂ２，Ｂ３・・・に移している
際中に、データ処理装置がデータの読込みを行なうと誤
つたデータを読込むおそれがあるため、チエツク回路Ｃ
ｌ，Ｃ２，Ｃ３・・・がチエツク０Ｋの信号を出してバ
ツフアレジスタの内容を更新する際にはゲート回路Ｇｌ
，Ｇ２，Ｇ３・・・を介してその旨の信号をデータ処理
装置に出し、データ処理装置ではデイジタル入力回路Ｄ
Ｉにアドレス・データと共に到来している上記信号も参
照し、バツフアレジスタの内容更新中の場合、中央処理
ユニツトＣＰＵはそのデータを記憶部Ｍに入れないよう
にしている。
以上のデータ収集動作は、データ伝送装置の１ワードの
伝送所要時間（伝送速農がセツトにより異なる場合は一
番速いものについて）以内に１回の周期で行なえばよい
。
伝送所要時間（伝送速農がセツトにより異なる場合は一
番速いものについて）以内に１回の周期で行なえばよい
。
データ収集動作の開始から終るまでは通常極く短時間で
あるので、１周期の間にデータ収集動作が占める時間占
有率は従来あまり大きくなく、他の処理動作に与える影
響が少ないため、回路構成の簡単な第１図の方式が採ら
れてきた。しかし、最近データ伝送装置の速度向上、セ
ツト数の増大により従来の方式ではデータ処理装置のデ
ータ収集動作の時間占有率が上昇し、他の処理動作に支
障を来たす場合が生じ、この傾向が次第に著るしくなり
つつある。
あるので、１周期の間にデータ収集動作が占める時間占
有率は従来あまり大きくなく、他の処理動作に与える影
響が少ないため、回路構成の簡単な第１図の方式が採ら
れてきた。しかし、最近データ伝送装置の速度向上、セ
ツト数の増大により従来の方式ではデータ処理装置のデ
ータ収集動作の時間占有率が上昇し、他の処理動作に支
障を来たす場合が生じ、この傾向が次第に著るしくなり
つつある。
これを避けるための方法として、データ伝送装置とデー
タ処理装置との間にその間を取持つための通信制御装置
（ＣＯｒｒｌｍｕｎｉｃａｔｉＯｎＣＯｎｔｒＯｌｕｎ
ｉｔｌ略称ＣＣＵ）が設けられる場合があるが、通信制
御装置としては通常ミニコン等が使用され、コストも大
きく、機能上も必要以上のものが追加されてデータ処理
装置をタンデムに２台設けたような形になる場合が多い
。
タ処理装置との間にその間を取持つための通信制御装置
（ＣＯｒｒｌｍｕｎｉｃａｔｉＯｎＣＯｎｔｒＯｌｕｎ
ｉｔｌ略称ＣＣＵ）が設けられる場合があるが、通信制
御装置としては通常ミニコン等が使用され、コストも大
きく、機能上も必要以上のものが追加されてデータ処理
装置をタンデムに２台設けたような形になる場合が多い
。
この発明は以上のような従来のものの欠点を除去するこ
とを目的になされたもので、データ伝送装置とデータ処
理装置が互いに独立にデータの書込み又は読出しができ
る記憶回路及び書込みと読出しの一致を検出する回路と
を設けることにより、データ処理装置のデータ収集の負
担を軽減させる信頼性の高いデータ受渡し方式を提供す
る。
とを目的になされたもので、データ伝送装置とデータ処
理装置が互いに独立にデータの書込み又は読出しができ
る記憶回路及び書込みと読出しの一致を検出する回路と
を設けることにより、データ処理装置のデータ収集の負
担を軽減させる信頼性の高いデータ受渡し方式を提供す
る。
〔発明の実施例〕以下この発明の一実施例を第２図に於
て説明する。
て説明する。
同図において、Ｌｌ，Ｌ２，Ｌ３・・・はデータ伝送装
置の各セツトの子局からの信号伝送路、ＳＰｌＳＰ２，
ＳＰ３・・・は直並列変換回路、Ａｌ，Ｄｌ，Ａ，，Ｄ
２，Ａ３，Ｄ３・・・は夫々直並列変換回路で並列符号
化された出力のアドレス部分とデータ部分の線束を説明
の便宜上表示したもの。Ｂｌ，Ｂ２，Ｂ３・・・はバツ
フアレジスタ、Ｃｌ，Ｃ２，Ｃ３・・・は符号のチエツ
ク回路、ＳＣは走査回路Ｇｌ，Ｇ２，Ｇ３・・・はゲJ
ャg回路１Ｍ１１りＭｌ２″３）Ｍｌｍ；Ｍ２ｌｊ．Ｍ
２２・・・，Ｍ２ｍ：・・・Ｍｎｌ，Ｍｎ２，・・・，
Ｍｎｍは記憶回路の各ビツト素子で：区切つた単位で夫
々１ワードを構成している０Ｇ１１らＧｌ２で−９Ｇ１
ｍ：Ｇ２ｌ９Ｇ２２，・・・，Ｇ２ｍ：・・・：Ｇｎｌ
，Ｇｎ２・・・，Ｇｎｍは記憶回路の各ビツト素子の状
態を出力するためのゲート素子の状態を出力するための
ゲ゛一ト素子、ＤＣｌはゲート回路Ｇｌ，Ｇ２，Ｇ３・
・・から到来する信号のアドレス部分をデコードし、更
に走査回路のセツト番号指定の信号に従つて記憶回路の
ワ一ドアドレスを指定する第１のデコーダ、ＣＰＵはデ
ータ処理装置の中央処理ユニツト、Ｍは記憶部、ＤＯは
デイジタル出力回路、ＤＩはデイジタル入力回路である
。ＤＣ２はデータ処理装置のデイジタル出力回路の出力
をデコードして記憶回路のゲート素子Ｇｌｌ，Ｇｌ２・
・・Ｇｌｍ；Ｇ２ｌ，Ｇ２２・・・，Ｇ２ｍ：・・・：
Ｇｎ，，Ｇｎ２，・・・，Ｇｎｍをワード（すなわち：
の）単位で開くための第２のデコーダ、ＣＯは記憶回路
の書換え中のワードをデータ処理装置が指定して読みと
ろうとした場合にデータが誤るおそれがあるのでその旨
をデイジタル入力回路を介して中央処理ユニツトに知ら
せるための一致検出回路である。
置の各セツトの子局からの信号伝送路、ＳＰｌＳＰ２，
ＳＰ３・・・は直並列変換回路、Ａｌ，Ｄｌ，Ａ，，Ｄ
２，Ａ３，Ｄ３・・・は夫々直並列変換回路で並列符号
化された出力のアドレス部分とデータ部分の線束を説明
の便宜上表示したもの。Ｂｌ，Ｂ２，Ｂ３・・・はバツ
フアレジスタ、Ｃｌ，Ｃ２，Ｃ３・・・は符号のチエツ
ク回路、ＳＣは走査回路Ｇｌ，Ｇ２，Ｇ３・・・はゲJ
ャg回路１Ｍ１１りＭｌ２″３）Ｍｌｍ；Ｍ２ｌｊ．Ｍ
２２・・・，Ｍ２ｍ：・・・Ｍｎｌ，Ｍｎ２，・・・，
Ｍｎｍは記憶回路の各ビツト素子で：区切つた単位で夫
々１ワードを構成している０Ｇ１１らＧｌ２で−９Ｇ１
ｍ：Ｇ２ｌ９Ｇ２２，・・・，Ｇ２ｍ：・・・：Ｇｎｌ
，Ｇｎ２・・・，Ｇｎｍは記憶回路の各ビツト素子の状
態を出力するためのゲート素子の状態を出力するための
ゲ゛一ト素子、ＤＣｌはゲート回路Ｇｌ，Ｇ２，Ｇ３・
・・から到来する信号のアドレス部分をデコードし、更
に走査回路のセツト番号指定の信号に従つて記憶回路の
ワ一ドアドレスを指定する第１のデコーダ、ＣＰＵはデ
ータ処理装置の中央処理ユニツト、Ｍは記憶部、ＤＯは
デイジタル出力回路、ＤＩはデイジタル入力回路である
。ＤＣ２はデータ処理装置のデイジタル出力回路の出力
をデコードして記憶回路のゲート素子Ｇｌｌ，Ｇｌ２・
・・Ｇｌｍ；Ｇ２ｌ，Ｇ２２・・・，Ｇ２ｍ：・・・：
Ｇｎ，，Ｇｎ２，・・・，Ｇｎｍをワード（すなわち：
の）単位で開くための第２のデコーダ、ＣＯは記憶回路
の書換え中のワードをデータ処理装置が指定して読みと
ろうとした場合にデータが誤るおそれがあるのでその旨
をデイジタル入力回路を介して中央処理ユニツトに知ら
せるための一致検出回路である。
第２図の実施例の動作は次の通りである。第２図に於て
、データ伝送装置の各子局よりデータが信号伝送路Ｌｌ
，Ｌ２，Ｌ３・・・を介して到来し、直並列変換回路Ｓ
Ｐｌ，ＳＰ２，ＳＰ３・・・により直並列変換され、チ
エツク回路Ｃｌ，Ｃ２，Ｃ３・・・がチエツク０Ｋの場
合、バツフアレジスタＢｌ，Ｂ２，Ｂ３・・・に移され
る迄は第１図の場合と同じである。
、データ伝送装置の各子局よりデータが信号伝送路Ｌｌ
，Ｌ２，Ｌ３・・・を介して到来し、直並列変換回路Ｓ
Ｐｌ，ＳＰ２，ＳＰ３・・・により直並列変換され、チ
エツク回路Ｃｌ，Ｃ２，Ｃ３・・・がチエツク０Ｋの場
合、バツフアレジスタＢｌ，Ｂ２，Ｂ３・・・に移され
る迄は第１図の場合と同じである。
第１図ではゲート回路Ｇｌ，Ｇ２，Ｇ３・・・の開閉は
データ処理装置がデコーダＤＣを介して制御していたが
、第２図ではデータ処理装置とは独立に走査回路ＳＣを
有し、走査回路ＳＣからの信号に従つてゲート回路Ｇｌ
，Ｇ２，Ｇ３・・・が順次開かれて、バツフアレジスタ
Ｂｌ，Ｂ２，Ｂ３・・・の内容がアドレス部分は第１の
デコーダＤＣｌへ、データ部分は記憶回路へ夫々導かれ
る。
データ処理装置がデコーダＤＣを介して制御していたが
、第２図ではデータ処理装置とは独立に走査回路ＳＣを
有し、走査回路ＳＣからの信号に従つてゲート回路Ｇｌ
，Ｇ２，Ｇ３・・・が順次開かれて、バツフアレジスタ
Ｂｌ，Ｂ２，Ｂ３・・・の内容がアドレス部分は第１の
デコーダＤＣｌへ、データ部分は記憶回路へ夫々導かれ
る。
第１のデコーダＤＣｌは到来したアドレス部分をデコー
ドすると共に走査回路ＳＣが指定しているセツト査号に
従つてデータ部分を書込むべき記憶回路のワードアドレ
スを決定し、走査回路からのタイミング信号（ＳＣの左
側から出ている信号）が入ると該当ワードアドレスのビ
ツト素子のＴ端子に書込パルスを出す。
ドすると共に走査回路ＳＣが指定しているセツト査号に
従つてデータ部分を書込むべき記憶回路のワードアドレ
スを決定し、走査回路からのタイミング信号（ＳＣの左
側から出ている信号）が入ると該当ワードアドレスのビ
ツト素子のＴ端子に書込パルスを出す。
記憶回路の各ビツト素子はＴ端子にパルスが入ると入力
（ＴＯ）の状態に出力（左）を合せ、パルスがなくなつ
た後はその出力を保持する。以上の記憶回路書込迄の動
作を常時査走回路ＳＣの走査に従つて行なえは記憶回路
の全素子にデータが記憶され、新データの到来とともに
更新されていることになる。
（ＴＯ）の状態に出力（左）を合せ、パルスがなくなつ
た後はその出力を保持する。以上の記憶回路書込迄の動
作を常時査走回路ＳＣの走査に従つて行なえは記憶回路
の全素子にデータが記憶され、新データの到来とともに
更新されていることになる。
査走回路ＳＣの走査周期については第１図のデータ処理
装置による走査と同じ周期により行なえばよい。なお記
憶回路の１ワードのビアト数についてはデータ伝送装置
の１ワードの全ビツトは必要なく、最低限では有効デー
タビツト数のみでよい。
装置による走査と同じ周期により行なえばよい。なお記
憶回路の１ワードのビアト数についてはデータ伝送装置
の１ワードの全ビツトは必要なく、最低限では有効デー
タビツト数のみでよい。
すなわち、データ伝送装置では符号チエツクのためパリ
テイ、２連送等の冗長ビツトがあるが、記憶に際しては
これを省いてもよく、アドレス部がある場合、これは記
憶回路のアドレスとの関連付けに使用するのみで記憶す
る必要はない。さらにデータ伝送装置の１ワードの有効
データビツト数よりも少ないビツト数の記憶回路しか得
られない場合は、データ伝送装置の１ワードを記憶回路
の２ワードに分けて記憶してもよい。
テイ、２連送等の冗長ビツトがあるが、記憶に際しては
これを省いてもよく、アドレス部がある場合、これは記
憶回路のアドレスとの関連付けに使用するのみで記憶す
る必要はない。さらにデータ伝送装置の１ワードの有効
データビツト数よりも少ないビツト数の記憶回路しか得
られない場合は、データ伝送装置の１ワードを記憶回路
の２ワードに分けて記憶してもよい。
但しこの場合書込み動作が２段階になるため、第２図の
回路を若干修正する必要がある。ワード数については、
データ伝送装置の全セツト、全ワードのデータを処理す
るためには全セツト、全ワードの有効データビツト数の
合計の容量を必要とし、記憶回路の１ワードがデータ伝
送装置の１ワード内の有効データビツト数以上のビツト
数の場合、必要ワード数は各セツトのワード数の合計と
なる。
回路を若干修正する必要がある。ワード数については、
データ伝送装置の全セツト、全ワードのデータを処理す
るためには全セツト、全ワードの有効データビツト数の
合計の容量を必要とし、記憶回路の１ワードがデータ伝
送装置の１ワード内の有効データビツト数以上のビツト
数の場合、必要ワード数は各セツトのワード数の合計と
なる。
なお処理の必要のないデータがある場合は上記の一部の
記憶容量を有する記憶回路でよい。次にデータ処理装置
の方は、中央処理ユニツトＣＰＵは上記書込み動作とは
無関係にデイジタル出力回路ＤＯより記憶回路のアドレ
スを指定し、第２のデコーダＤＣ２がこれをデコードし
て該当ワードアドレスのゲート素子を開き、デイジタル
入力回路ＤＩより該当ワードのデータを読みとり処理す
ることができる。
記憶容量を有する記憶回路でよい。次にデータ処理装置
の方は、中央処理ユニツトＣＰＵは上記書込み動作とは
無関係にデイジタル出力回路ＤＯより記憶回路のアドレ
スを指定し、第２のデコーダＤＣ２がこれをデコードし
て該当ワードアドレスのゲート素子を開き、デイジタル
入力回路ＤＩより該当ワードのデータを読みとり処理す
ることができる。
但し記憶回路の書込中のワードを指定した場合誤つたデ
ータを読みとるおそれがあるため一致回路ＣＯよりその
旨の信号をデイジタル入力回路Ｄｌに返す。
ータを読みとるおそれがあるため一致回路ＣＯよりその
旨の信号をデイジタル入力回路Ｄｌに返す。
例えば、ＣＯの具体的な構成を第３図に示す。
第３図において、Ｅｌ，Ｅ２，Ｅ３・・・，Ｅｎは排他
的論理和（ＥｘｃｌｕｓｉｖｅＯｒ）素子）Ｎｌ，Ｎ２
，Ｎ３・・・Ｎｎは否定（ＮＯｔ）素子、ＮＡは否定論
理積（Ｎａｎｄ）素子である。排他的論理和素子Ｅ，，
Ｅ２，Ｅ３・・・Ｅｎはそれぞれ２つの入力を持ち、そ
の入力の論理値（「１」または「０」）が異なれば、出
力は「１」、同じであれば出力［０」となる。否定素子
Ｎｌ，Ｎ２Ｎ３・・・Ｎｎは入力が「１」ならば出力は
「０」、入力が「Ｏ」ならば出力は「１」となる。また
、否定論理積素子ＮＡはその入力の全てが「１」の時の
み出力は「Ｏ」、入力の何かが「０」であれば出力は「
１」となるものである。従つて、ＤＣ２よりの入力とＤ
Ｃｌよりの入力が１ビツトでも異なつておれば、排他的
論理和素子Ｅｌ，Ｅ２，Ｅ３・・・，Ｅｎのうちの該当
ビツト素子の出力が「１」となり、その先の否定素子の
出力は「０」となるため、否定論理積素子ＮＡの出力は
「１」となる。
的論理和（ＥｘｃｌｕｓｉｖｅＯｒ）素子）Ｎｌ，Ｎ２
，Ｎ３・・・Ｎｎは否定（ＮＯｔ）素子、ＮＡは否定論
理積（Ｎａｎｄ）素子である。排他的論理和素子Ｅ，，
Ｅ２，Ｅ３・・・Ｅｎはそれぞれ２つの入力を持ち、そ
の入力の論理値（「１」または「０」）が異なれば、出
力は「１」、同じであれば出力［０」となる。否定素子
Ｎｌ，Ｎ２Ｎ３・・・Ｎｎは入力が「１」ならば出力は
「０」、入力が「Ｏ」ならば出力は「１」となる。また
、否定論理積素子ＮＡはその入力の全てが「１」の時の
み出力は「Ｏ」、入力の何かが「０」であれば出力は「
１」となるものである。従つて、ＤＣ２よりの入力とＤ
Ｃｌよりの入力が１ビツトでも異なつておれば、排他的
論理和素子Ｅｌ，Ｅ２，Ｅ３・・・，Ｅｎのうちの該当
ビツト素子の出力が「１」となり、その先の否定素子の
出力は「０」となるため、否定論理積素子ＮＡの出力は
「１」となる。
しかるに、ＤＣ２よりの入力とＤＣｌよりの入力の全ビ
ツトが一致すると、排他的論理和素子Ｅ，，Ｅ２，Ｅ３
・・・Ｅｎの出力は全て「０」、否定素子Ｎｌ，Ｎ２，
Ｎ３・・・，Ｎｎの出力は全て「１」となるので、否定
論理積ＮＡの出力は「Ｏ」となる。
ツトが一致すると、排他的論理和素子Ｅ，，Ｅ２，Ｅ３
・・・Ｅｎの出力は全て「０」、否定素子Ｎｌ，Ｎ２，
Ｎ３・・・，Ｎｎの出力は全て「１」となるので、否定
論理積ＮＡの出力は「Ｏ」となる。
ＣＰＵは、ＤＩを介してこのＮＡの出力が「０」である
か否かを監視すれば、書込みと読出しがぶつかつたか否
かを判定することができる。なお、上記実施例では、記
憶回路としてＩＣメモリーを想定した例を示しているが
、コアメモリー、ワイヤメモリーを使用してもよいこと
は勿論である。
か否かを監視すれば、書込みと読出しがぶつかつたか否
かを判定することができる。なお、上記実施例では、記
憶回路としてＩＣメモリーを想定した例を示しているが
、コアメモリー、ワイヤメモリーを使用してもよいこと
は勿論である。
又、この発明の方式は従来の方式に比べ、ハードウエア
は若干増加するが回路素子の発達とともに経済的にもス
ペース的にも次第に負担が軽くなり、メリツトが生かさ
れるものと考える。
は若干増加するが回路素子の発達とともに経済的にもス
ペース的にも次第に負担が軽くなり、メリツトが生かさ
れるものと考える。
以上の説明より明らかなように、この発明によればデー
タ処理装置はデータ伝送装置からのデータ収集動作を周
期的に行なう必要がなく必要に応じて記憶回路から必要
なデータを読みとればよいため、データ伝送装置の伝送
速度が上つても、又セツト数が増加してもそれに煩わさ
れることなくデータ処理の動作に専念することができる
。
タ処理装置はデータ伝送装置からのデータ収集動作を周
期的に行なう必要がなく必要に応じて記憶回路から必要
なデータを読みとればよいため、データ伝送装置の伝送
速度が上つても、又セツト数が増加してもそれに煩わさ
れることなくデータ処理の動作に専念することができる
。
第１図は従来の方式によるデータ伝送装置との間のデー
タ受渡し回路の１例を示す図、第２図はこの発明の一実
施例を示す回路図、第３図は一致検出回路の基本回路図
である。 図中、ＳＣは走査回路、Ｍｌｌ，Ｍｌ２・・・Ｍｌｍ：
Ｍ２ｌ）Ｍ２２査ＯＭ２ｍ：１０：Ｍｎ！りＭｎ２ｌ９
Ｍｎｍは記憶回路の各ビツト素子、Ｇｌｌ，Ｇｌ２・・
・：Ｇｌｍ：Ｇ２ｌνＧ２２ｌ６弓Ｇ２ｍ：０６：Ｇｎ
ｌ｝Ｇｎ２ｌｈＧｎｍは記憶回路の各ビツト素子の状態
を出力するためのゲート素子、ＤＣｌは第１のデコーダ
、ＤＣ２は第２のデコーダ、ＣＯは一致回路である。
タ受渡し回路の１例を示す図、第２図はこの発明の一実
施例を示す回路図、第３図は一致検出回路の基本回路図
である。 図中、ＳＣは走査回路、Ｍｌｌ，Ｍｌ２・・・Ｍｌｍ：
Ｍ２ｌ）Ｍ２２査ＯＭ２ｍ：１０：Ｍｎ！りＭｎ２ｌ９
Ｍｎｍは記憶回路の各ビツト素子、Ｇｌｌ，Ｇｌ２・・
・：Ｇｌｍ：Ｇ２ｌνＧ２２ｌ６弓Ｇ２ｍ：０６：Ｇｎ
ｌ｝Ｇｎ２ｌｈＧｎｍは記憶回路の各ビツト素子の状態
を出力するためのゲート素子、ＤＣｌは第１のデコーダ
、ＤＣ２は第２のデコーダ、ＣＯは一致回路である。
Claims (1)
- １ データ伝送装置とデータ処理装置との間でデータを
受渡しするものにおいて、データ伝送装置の全セット全
ワードの有効データビット数の合計またはその一部に相
当する記憶容量を有し、かつ書込み用と読出し用に夫々
独立に作動するアドレスデコーダを有する記憶回路、デ
ータ伝送装置の各セットを順次走査する走査回路、およ
び書込みアドレスと読出しアドレスの一致検出回路とを
設け、上記走査回路による走査時に到来しているワード
のデータ部分を同ワードのアドレスに従い上記記憶回路
の書込み用アドレスデコーダを作動させて該当ワードア
ドレスに書込むと共に、データ処理装置は読出し用のア
ドレスデコーダを作動させて上記書込み動作とは独立に
記憶回路のデータの読出しを行ない、読出しアドレスが
書込みアドレスと一致した場合には上記一致検出回路よ
りデータ処理装置に対し該当アドレスが現在データ更新
中である旨の信号を発するようにしたことを特徴とする
データ受渡し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49020855A JPS5917455B2 (ja) | 1974-02-20 | 1974-02-20 | デ−タ受渡し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49020855A JPS5917455B2 (ja) | 1974-02-20 | 1974-02-20 | デ−タ受渡し方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1371184A Division JPS59223839A (ja) | 1984-01-25 | 1984-01-25 | デ−タ受渡し方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50115738A JPS50115738A (ja) | 1975-09-10 |
| JPS5917455B2 true JPS5917455B2 (ja) | 1984-04-21 |
Family
ID=12038703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49020855A Expired JPS5917455B2 (ja) | 1974-02-20 | 1974-02-20 | デ−タ受渡し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917455B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350926A (en) * | 1976-10-20 | 1978-05-09 | Seikosha Kk | Method of accessing memory |
| JPS53148246A (en) * | 1977-05-30 | 1978-12-23 | Toshiba Corp | Remote-processing input-output system |
| JPS5918733B2 (ja) * | 1978-04-13 | 1984-04-28 | 三菱電機株式会社 | デ−タ送受信制御装置 |
| JPS57212525A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Digital input device |
| JPS62248077A (ja) * | 1986-04-22 | 1987-10-29 | Toyoda Mach Works Ltd | デ−タ収集装置 |
| JPH0769925B2 (ja) * | 1987-05-29 | 1995-07-31 | 日本電気株式会社 | 情報収集システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855894U (ja) * | 1971-10-27 | 1973-07-17 | ||
| JPS5325221B2 (ja) * | 1972-03-29 | 1978-07-25 |
-
1974
- 1974-02-20 JP JP49020855A patent/JPS5917455B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50115738A (ja) | 1975-09-10 |
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