JPS635796B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はデータ伝送装置とデータ処理装置と
の間でデータを受渡しする方式に関するもので、
特にデータ伝送装置がいわゆるサイクリツク方式
であるときにデータ処理装置の負担を軽減させる
方式を提供するものである。

〔従来技術〕

第１図は従来の方式によるデータ伝送装置とデ
ータ処理装置との間のデータ受渡し回路の１例を
示すものである。

第１図において、L₁，L₂，L₃…はデータ伝送
装置の各セツトの子局からの信号伝送路、SP₁，
SP₂，SP₃…は直並列変換回路、A₁，D₁，A₂，
D₂，A₃，D₃…は夫々直並列変換回路で、並列符
号化された出力のアドレス部分とデータ部分の線
束を説明の便宜上表示したもの。B₁，B₂，B₃…
はバツフアレジスタ、C₁，C₂，C₃…は符号のチ
エツク回路、DCはデコーダ、G₁，G₂，G₃…はゲ
ート回路、DOはデータ処理装置のデイジタル出
力回路、DIは同じくデイジタル入力回路、CPU
は中央処理ユニツト、Ｍは記憶部である。

第１図の装置の動作は次の通りである。

各子局からのデータは直列符号の形で信号伝送
路L₁，L₂，L₃…を介して到来する。直並列変換
回路SP₁，SP₂，SP₃…は到来した直列符号を並
列符号に変換しワード単位に出力する。一方チエ
ツク回路C₁，C₂，C₃…はバリテイ、２連送等の
チエツクを行ないOKであれば、直並列変換回路
SP₁，SP₂，SP₃…の出力をバツフアレジスタB₁，
B₂，B₃…に移し、バツフアレジスタは次のワー
ドが到来するまでその内容を保持する。この例で
は、データ伝送装置の各ワードにはワードアドレ
スとデータの情報が含まれており、これらが並列
符号化されて夫々A₁，D₁，A₂，D₂，A₃，D₃…
のような線束でバツフアレジスタに移され、以下
データ処理装置のデイジタル入力回路DIまで並
行して移されて行く。

データ処理装置は中央ユニツトCPUと記憶部
Ｍにより種々のデータ処理動作を行なつている
が、その中の一定時間を周期的にさいてデータ伝
送装置からのデータ収集の動作を行なう。この
時、中央処理ユニツトCPUはデイジタル出力回
路DOにデータ伝送装置のセツト番号を指定する
符号を送りデイジタル出力回路DOはデコーダDC
にこの符号を出す。デコーダDCはこれを受けて
指定されたセツトに対応するゲート回路G₁，G₂，
G₃…の何れかを開き、指定されたセツトの直並
列変換回路の出力をデイジタル入力回路DIに導
く。中央処理ユニツトCPUはデイジタル入力回
路DIに到来した信号に対し、デイジタル出力回
路DOに出した指定セツト番号および到来した信
号のアドレス部分に従つて、データ部分を記憶部
Ｍの該当アドレスに記憶させる。以上の動作を指
定セツト番号を順次変えながら全セツトについて
行なう。

なお、直並列変換回路SP₁，SP₂，SP₃…の出
力をバツフアレジスタB₁，B₂，B₃…に移してい
る際中に、データ処理装置がデータの読込みを行
なうと誤つたデータを読込むおそれがあるため、
チエツク回路C₁，C₂，C₃…がチエツクOKの信号
を出してバツフアレジスタの内容を更新する際に
はゲート回路G₁，G₂，G₃…を介してその旨の信
号をデータ処理装置に出し、データ処理装置では
デイジタル入力回路DIにアドレス・データと共
に到来している上記信号も参照し、バツフアレジ
スタの内容更新中の場合、中央処理ユニツト
CPUはそのデータを記憶部Ｍに入れないように
している。

以上のデータ収集動作は、データ伝送装置の１
ワードの伝送所要時間（伝送速度がセツトにより
異なる場合は一番速いものについて）以内に１回
の周期で行なえばよい。データ収集動作の開始か
ら終るまでは通常極く短時間であるので、１周期
の間にデータ収集動作が占める時間占有率は従来
あまり大きくなく、他の処理動作に与える影響が
少ないため、回路構成の簡単な第１図の方式が採
られてきた。

しかし、最近データ伝送装置の速度向上、セツ
ト数の増大により従来の方式ではデータ処理装置
のデータ収集動作の時間占有率が上昇し、他の処
理動作に支障を来たす場合が生じ、この傾向が次
第に著しくなりつつある。

これを避けるための方法として、データ伝送装
置とデータ処理装置との間にその間を取持つため
の通信制御装置（Communication Control
Unit，略称CCU）が設けられる場合があるが、
通信制御装置としては通常ミニコン等が使用さ
れ、コストも大きく、機能上も必要以上のものが
追加されてデータ処理装置をタンデムに２台設け
たような形になる場合が多い。

〔発明の概要〕

この発明は以上のような従来のものの欠点を除
去することを目的になされたもので、データ伝送
装置とデータ処理装置が互いに独立にデータの書
込み又は読出しができる記憶回路を設けることに
より、データ処理装置のデータ収集の負担を軽減
させるデータ受渡し方式を提供する。

〔発明の実施例〕

以下この発明の一実施例を第２図に於て説明す
る。同図において、L₁，L₂，L₃…はデータ伝送
装置の各セツトの子局からの信号伝送路、SP₁，
SP₂，SP₃…は直並列変換回路、A₁，D₁，A₂，
D₂，A₃，D₃…は夫々直並列変換回路で並列符号
化された出力のアドレス部分とデータ部分の線束
を説明の便宜上表示したもの。B₁，B₂，B₃…は
バツフアレジスタ、C₁，C₂，C₃…は符号のチエ
ツク回路、SCは走査回路、G₁，G₂，G₃…はゲー
ト回路、M₁₁，M₁₂，M_1n；M₂₁，M₂₂…，M_2n；
…；M_o1，M_o2，…，M_onは記憶回路の各ビツト
素子で；区切つた単位で夫々１ワードを構成して
いる。G₁₁，G₁₂…，G_1n；G₂₁，G₂₂，…，G_2n；
…；G_o1，G_o2…，G_onは記憶回路の各ビツト素子
の状態を出力するためのゲート素子、DC₁はゲー
ト回路G₁，G₂，G₃…から到来する信号のアドレ
ス部分をデコードし、更に走査回路のセツト番号
指定の信号に従つて記憶回路のワードアドレスを
指定する第１のデコーダ、CPUはデータ処理装
置の中央処理ユニツト、Ｍは記憶部、DOはデイ
ジタル出力回路、DIはデイジタル入力回路であ
る。

DC₂はデータ処理装置のデイジタル出力回路の
出力をデコードして記憶回路のゲート素子G₁₁，
G₁₂…G_1n；G₂₁，G₂₂，…，G_2n；…；G_o1，G_o2
…，G_onをワード（すなわち；の）単位で開くた
めの第２のデコーダである。

第２図の動作の実施例は次の通りである。

第２図に於て、データ伝送装置の各子局よりデ
ータが信号伝送回路L₁，L₂，L₃…を介して到来
し、直並列変換回路SP₁，SP₂，SP₃…により直
並列変換され、チエツク回路C₁，C₂，C₃…がチ
エツクOKの場合、バツフアレジスタB₁，B₂，B₃
…に移される迄は第１図の場合と同じである。

第１図ではゲート回路G₁，G₂，G₃…の開閉は
データ処理装置がデコーダDCを介して制御して
いたが、第２図ではデータ処理装置とは独立に走
査回路SCを有し、走査回路SCからの信号に従つ
てゲート回路G₁，G₂，G₃…が順次開かれて、バ
ツフアレジスタB₁，B₂，B₃…の内容がアドレス
部分は第１のデコーダDC₁へ、データ部分は記憶
回路へ夫々導かれる。

第１のデコーダDC₁は到来したアドレス部分を
デコードすると共に走査回路SCが指定している
セツト番号に従つてデータ部分を書込むべき記憶
回路のワードアドレスを決定し、走査回路からの
タイミング信号（SCの左側から出ている信号）
が入ると該当ワードアドレスのビツト素子のＴ端
子に書込パルスを出す。記憶回路の各ビツト素子
はＴ端子にパルスが入ると入力（To）の状態に
出力（左）を合せ、パルスがなくなつた後はその
出力を保持する。

以上の記憶回路書込迄の動作を常時走査回路
SCの走査に従つて行なえば記憶回路の全素子に
データが記憶され、新データの到来とともに更新
されていることになる。走査回路SCの走査周期
については第１図のデータ処理装置による走査と
同じ周期により行なえばよい。

なお記憶回路の１ワードのビツト数については
データ伝送装置の１ワードの全ビツトは必要な
く、最低減では有効データビツト数のみでよい。
すなわち、データ伝送装置では符号チエツクのた
めパリテイ、２連送等の冗長ビツトがあるが、記
憶に際してはこれを省いてもよく、アドレス部が
ある場合、これに記憶回路のアドレスとの関連付
けに使用するのみで記憶する必要はない。

さらにデータ伝送装置の１ワードの有効データ
ビツト数よりも少ないビツト数の記憶回路しか得
られない場合は、データ伝送装置の１ワードを記
憶回路の２ワードに分けて記憶してもよい。但し
この場合書込み動作が２段階になるため、第２図
の回路を若干修正する必要がある。

ワード数については、データ伝送装置の全セツ
ト、全ワードのデータを処理するためには全セツ
ト、全ワードの有効データビツト数の合計の容量
を必要とし、記憶回路の１ワードがデータ伝送装
置の１ワード内の有効データビツト数以上のビツ
ト数の場合、必要ワード数は各セツトのワード数
の合計となる。なお処理の必要のないデータがあ
る場合は上記の一部の記憶容量を有する記憶回路
でよい。

次にデータ処理装置の方は、中央処理ユニツト
CPUは上記書込み動作とは無関係にデイジタル
出力回路DOより記憶回路のアドレスを指定し、
第２のデコーダDC₂がこれをデコードして該当ワ
ードアドレスのゲート素子を開き、デイジタル入
力回路DIより該当ワードのデータを読みとり処
理することができる。

つまり、データ処理装置はデータ伝送装置から
のデータ収集動作を周期的に行なう必要がないの
で、データ収集に係る負担を軽減させることがで
きる。

ところで、記憶回路の書込み中のワードをデー
タ処理装置が指定した時に、誤つたデータを読出
す恐れがある場合には、記憶回路の動作を書込み
と読出しの交互サイクル動作とし、書込みの時間
帯にはデータ伝送装置からの書込み動作のみを、
又、読出しの時間帯にはデータ処理装置からの要
求による読出し動作のみを行なうようにすればよ
い。

そこで、第３図は上記のような方法を実施する
ための回路を示すものであり、第３図に示すこの
実施例が第２図における実施例と異なる点は書込
みと読出しの時間帯を交互に指定するタイミング
回路Ｔを有する点である。第３図の実施例の動作
は第２図の実施例とほぼ同様であるが、タイミン
グ回路Ｔが第１および第２のデコーダDC₁および
DC₂にそれぞれアドレス指定を行なえる時間帯を
交互にすることにより、記憶回路素子M₁₁，
M₁₂，…M_onの書込みと読出しの時間帯を分離し
データ書換え中に読み出すことがないようにでき
る効果がある。

なお、上記各実施例では、記憶回路としてIC
メモリーを想定した例を示しているが、コアメモ
リー、ワイヤメモリーを使用してもよいことは勿
論である。

又、この発明の方式は従来の方式に比べ、ハー
ドウエアは若干増加するが回路素子の発達ととも
に経済的にもスペース的にも次第に負担が軽くな
り、メリツトが生かされるものと考える。

〔発明の効果〕

以上の説明より明らかなように、この発明によ
ればデータ処理装置はデータ伝送装置からのデー
タ収集動作を周期的に行なう必要がなく必要に応
じて記憶回路から必要なデータを読みとればよい
ため、データ伝送装置の伝送速度が上つても、又
セツト数が増加してもそれに煩わされることなく
データ処理の動作に専念することができる。

【図面の簡単な説明】

第１図は従来の方式によるデータ伝送装置との
間のデータ受渡し回路の１例を示す図、第２図は
この発明の一実施例を示す回路図、第３図はこの
発明の他の実施例を示す回路図である。 図中、SCは走査回路、M₁₁，M₁₂…M_1n；M₂₁，
M₂₂…M_2n；…；M_o1，M_o2…，M_onは記憶回路
の各ビツト素子、G₁₁，G₁₂…，G_1n；G₂₁，G₂₂，
…，G₂m；…；G_o1，G_o2…，G_onは記憶回路の各
ビツト素子の状態を出力するためのゲート素子、
DC₁は第１のデコーダ、DC₂は第２のデコーダ、
Ｔはタイミング回路である。図中、同一符号は同
一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ データ伝送装置とデータ処理装置との間でデ
   ータを受渡しするものにおいて、前記データ伝送
   装置の全セツト全ワードの有効データビツト数の
   合計またはその一部に相当する記憶容量を有し、
   かつ書込み用と読出し用に夫々独立に作動するア
   ドレスデコーダを有する記憶回路と、前記データ
   伝送装置の各セツトを順次走査する走査回路とを
   設け、前記走査回路による走査時に到来している
   ワードのデータ部分を同ワードのアドレスに従
   い、前記記憶回路の書込み用のアドレスデコーダ
   を作動させて該当ワードアドレスに書込むと共
   に、前記データ処理装置は読出し用のアドレスデ
   コーダを作動させて前記書込み動作とは独立に前
   記記憶回路のデータの読出しを行なうようにした
   ことを特徴とするデータ受渡し方式。