JPS59223839A - デ−タ受渡し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はデータ伝送装置とデータ処理装置との間でデ
ータを受渡しする方式に関するもので、特にデータ伝送
装置がいわゆるサイクリック方式であるときにデータ処
理装置の負担を軽減させる方式を提供するものである。

〔従来技術〕

第ｒ　ｒ′”４は従来の方式Ｉこよるデータ伝送装置と
データ処理装置との間のデータ党渡し回路の１例を示す
ものである。

第１図において、Ｌｌｅ　Ｌ２＋　Ｌ３・・・はデータ
伝送装ド↑の各セットの子局からの信号伝送路、ＳＰｌ
、ＳＰ２゜ＳＰ、・・・は直並列変七１回路、Ａ１．Ｄ
ｔ、Ａ２．Ｂ２．　Ａ３．　Ｃ３・・・は夫々直並列変
（でＶ回Ｆ；１で、並列符号化された出力のアドレス部
分とデータ部分の線束を説明の便宜上表示したもの。Ｂ
□ｅ　Ｂ２ｅ　Ｂ３・・・はバッファレジスタ、ＣＩ＋
　Ｃ２？　Ｃ３・・・は符号のチェック回路、ＤＣはデ
コーダ、Ｇ、　、　Ｇ２．　Ｇ３−・・はゲート回路、
Ｄｏはデータ処理装置パｑのディジタル出力回路、ＤＩ
は同じくディジタル入力回路、ｃｐｕは中央処理ユニッ
ト、Ｍは記憶部である。

第１図の装部の動作は次の通りである。

各子局からのデータは直列符号の形で信号伝送路Ｌ１ｅ
　Ｌ２　＊　Ｌ３・・・　を介して到来する。直並列変
換回ｆｉ’ｌ与ＳＰＩ　＋　ＳＰ２　＋　ＳＰｓ・・・
は到来した部列符号を並列符号に変換しワード単旬に出
力する。一方チェック回路ＣＩ　＋　Ｃ２＋　Ｃ３・・
・はパリティ、２連送等のチェックを行ないＯＫであれ
ば、直並列変換回路ＳＰ、　ｌ５Ｐ２　、ＳＰ３・・・
の出力をバッファレジスタＢ、　、　Ｂ２．　Ｂ３・・
・に移し、バッファレジスタは次のワードが到来するま
でその内容を保持する。この例では、データ伝送装置の
各ワードにはワードアドレスとデータの情報が含まれて
おり、これらが並列符号化されて夫々ＡＩ　＊　Ｄ１＊
　Ａ２　＋　Ｂ２　＋　Ａｓ　＋　Ｃ３・・・のような
線束でバッファレジスタに移され、以下データ処理装置
のディジタル入力回路ＤＩまで並行１ツて移されて行く
。

データ処理装置は中央ユニットＣＰＵと記憶部Ｍにより
５蒲々のデータ処′３ＪＩ！動作を行なっているが、そ
の中の一定時間を局ｖ［１的にさいてデータ伝送装置か
らのデータ収集のｊ’ｊｆ１作を行なう。この時、中　
　“央処理ユニットＣＰＵはディジタル出力回路り。

にデータ伝送装置のセット番号を指定する符号を送りデ
ィジタル出力回路ＤＯはデコーダＤＣにこの符号を出す
。デコーダＤＣはこれを受けて指定されたセットに対応
するゲート回路Ｇ１　ｓ　Ｇ２　ｔ　Ｇ３・・・の何れ
かを開き、千１′！定されたセットのｊ］並列変換回路
の出力をディジタル入力回路ＤＩに導く。中央処理ユニ
ットＣＰＵはディジタル入力回路ＤＩに到来した信号に
対し、ディジタル出力回路ＤＯに出した指定セット番号
および到来した信号のアドレス部分に従って、データ部
分を記憶部Ｍの該当アドレスに記憶させる。以上の動作
を指定セット音列を順次間えながら全セットについて行
なう。

なお、■並列変換回路ＳＰＩ　＊　ＳＰ２　＃　ＳＰ３
・・・の出力をバッファレジスタＢ）　ｔ　Ｂ２　、Ｂ
ｓ・・・に移している１Ｍ中に、データ処理装置がデー
タの読込みを行なうと誤ったデータを読込むおそれがあ
るため、チェック回路Ｃ１＊　Ｃ２＃　Ｃ３・・・がチ
ェックＯＫの・信号を出してバッファレジスタの内容を
更新する際にはゲート回路Ｇｌ　＋　Ｇ２　＋　Ｇ３・
・・を介してその旨の信号をデータ処理装置に出し、デ
ータ処理装叡ではディジタル入力回路ＤＩにアドレス・
データと共に到来している上記信号も斐、照し、バッフ
ァレジスタの内容更新中の場合、中央処理ユニットＣＰ
Ｕはそのデータを記憶部Ｍに入れないよ゛うにしている
。

以上のデータ収集かｂ作は、データ伝送装器の１ワード
の伝送所要時１ｊｎ　Ｃ伝”ｂ　’４　度がセットによ
り異なる場合は一番速いものについて）以内に１回の周
期で行なえばよい。データ収集動作のＦ［１始から終る
までは通常極く短時間であるので、１周期の間にデータ
収東口；」作が占める時間占有率は従来あまり大きくな
く、他の処理動作に与える影響が少ないため、回路１７
３成の簡単なｆ’ｆｉ　１図の方式が採られてきた。

しかし、最近データ伝送装置の速度向上、セラ）　％！
の増大により従来の方式ではデータ処理装置＠のデータ
収録動作の時間占有率が上昇し、他の処理１１Ｊ作に支
障を来たす場合が生じ、この傾向が次第に著しくなりつ
つある。

これを避けるための方法として、データ伝送装置とデー
タ処理装置との旧１にその間を取払っための通信制弾装
ｆ２．　（Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｃｏｎｔｒｏ
ｌ　Ｕｎｉｔ　＋　　略称ＣＣＶ＞が設けられる（１易
自があるが、通信制拘ｊ：’％’装置としては３１■常
ミニコンど＆が１９ｑ用され、コストも大きく゛、機能
−ヒも必要以上のものが追加されてデータ処％Ｊ４　Ｆ
ｋ　Ｋ’、ｔをタンデムに２台設けたような形になる場
もが多い。

〔発明の概要〕

この発明は以上のような（ｉｆｔ来のものの欠点を除去
することを目的番こなされたもので、データ伝送装丁消
とデータ処ＩＪＩ　？ｊ　ｊｔが互いに独立にデータの
１１Ｆ込み又は続出しができる記怜回１洛を設けること
により、データ処ｆ＋ＪＩ　杏！’、、ｑのデータ収集
の了１」丁↓を軽減させるデータ受渡し方式を：２Ｊ供
する。

実施例 以下この発明の一実九ハ例を第２図に於て〆；ａ１明す
る。同ＩＮにおいて、Ｌｌ　＋　Ｌｘ　＋　Ｌｘ・・・
はデータ伝送チー装置の各セットの子局からの４４号伝
送Ｌ−ｔ％ＳＰ１　＋　ＳＦ３　＃ＳＰ！・・・は直並
列変）・λｌ匂！Ｒ′：′Ｊｓ　Ａｌ　ａ　ＤＩ　＃　
Ａ２　ｅ　Ｄ２　ｍ　Ａ３　ｅ八・・・は夫々直並夕１
１変碩回１！；１で並列′Ｒ３弓、　４５さね、た出力
のアドレス、°４６分とデータｈｓ　ｆＪの用事を説明
の便宜上表示したもの。Ｂｌ　＊　Ｂ２　＋　Ｂ３・・
・はバッファレジスタ％　’ＣＩ　ｌ　Ｃ２＋　Ｃ３・
・・は群列のチェック回路、ＳＣは路の各ビット素子で
；区切った単位で夫々１ワードを構成している。Ｇ１１
＋　Ｇ１２　”’　＋　Ｇ１ｍ１　ＧＨｔ　Ｇ２２　＋
　・・・＋Ｇ２ｍ　ｉ”’；　Ｇ１１ｌ＋　Ｇｎ＋　−
＋　Ｇｎｍ　　は記イＪ５回Ｆ；）の各ビット素子の状
態を出力するためのゲート素子、ＤＣ７はゲート回路Ｇ
ｌｔ　Ｇ２−　Ｇ３・・・　から到来する信号のアドレ
ス部分をデコードし、更に走査量１肖のセット番号指定
の信号に従って記憶回路のワードアドレスを指定する第
１のデコーダ、ＣＰＵはデータ処理装置の中央処理ユニ
ット、Ａ４は記惚部、Ｄｏはディジタル出力回路、ＤＩ
はディジタル入力回路である。

ＤＣ２はデータ処理袋５のディジタル出力回路の出力を
デコードして記憶回Ｉ烙のゲート素子Ｇ１１１Ｇ１２”
・Ｇｌｍ　；　Ｇ２ｘｅ　Ｇ２２”’　ｐ　ｃ２ｍ　：
　・・’　：　Ｇｎｌ＋　Ｇ１２＋　”・＋　Ｇｎｍを
ワード（すなわち；の）単位で聞くための第２のデコー
ダである。

第２図の動作の実Ｑ、例は次の４ｆθりである。

第２図に於て、データ伝送装置の各子局よりデータが信
号伝送面％　Ｌ１＋　Ｌ２ｅ　Ｌ３・・・　を介して到
来し、直並列変換回路ＳＰ１＋　ＳＦ３　＊　ＳＦ３・
・・により直並列変換され、チェック回ｆ９　ＣＩｌ　
Ｃ２１Ｃ３・・・がチェックＯＫの場合、バッファレジ
スタＢ１　＊　Ｂ２　ｔ　ｎａ・・・　に移される迄は
第１図の場合と同じである。

第１図ではゲート回路Ｇ１ｍ　Ｇ２＊　Ｇ３・・・の開
閉はデータ処理装置がデコーダＤＣを介して制御してい
たが、第２図ではデータ処理袋ｆｉｌ）とは独立に走査
回路ＳＣを有し、走査回路ＳＣからの信号に従ってゲー
ト回路Ｇ、、　Ｇ２．　Ｇ３・・・　がｌ１ｉｊ４次開
かれて、バッファレジスタＢＬＩ　Ｂ２ｅ　Ｂ３・・・
　の内容がアドレス部分は第１のデコーダＤＣ，へ、デ
ータ部分は記憶回路へ夫々導かれる。

第１のデコーダＤＣ１は到来したアドレス部分をデコー
ドすると共に走査面舵ＳＣが指定しているセットｓ月に
従ってデータ部分を書込むべき記憶回路のワードアドレ
スを決定し、走査回路からのタイミング信号（ＳＣの左
側から出ている信号）が入ると該当ワードアドレスのピ
ッド素子のＴ端子に書込パルスを出す。記憶回路の各ビ
ット素子はＴ端子にパルスが入ると入力（Ｔｏ）　　の
状態に出力（左）を合せ、パルスがなくなった後はその
出力を保持する。

以上の記１意回路書込迄の叩ｊ作を常時走査回路ＳＣの
走査に従って行なえば記憶回路の全素子にデータが記憶
され、新データの到来とともに更新されていることにな
る。走４回路ＳＣの走査周期についてはｆｆｒ’、　１
　！：’ｊのデータ処ｆｉｌｉ　装ｊ’、’ｉによる走
査と同じ周期により行なえばよい。

なお記ｔす回１４３の１ワードのビット数についてはデ
ータ伝送装置の１ワードの全ビットは必要なく、最低減
では有効データビットムクのみでよい。すなわち、デー
タ伝送装置では符号チェックのためパリティ、２連送等
の冗長ビットがあるが、記憶に際しては仁れを省いても
よく、アドレス部がある場合、これは記憶回路のアドレ
スとの関連付けに使用するのみで記′耐する必要はない
。

さらにデータ伝送装置″：ｔの１ワードの有効データビ
ット数よりも少ないビット数の記憶・９回路しか得られ
ない場合は、データ伝送装置の１ワードを記憶回路の２
ワードに分けて記憶してもよい。但しこの場合ＩＦ込み
ｒ：１１作が２段階になるため、第２図の回路を若干修
正する必要かある。

ワード数については、データ伝送装置の全セット、全ワ
ードのデータを処理するためには全セット、全ワードの
有効データビット数の合計の容量を必要とし、記１は回
路の１ワードがデータ伝送装置の１ワード内の有効デー
タビット数以上のビット数の場合、必要ワード数は各セ
ットのワード数の合計となる。なお処理の必要のないデ
ータがある場合は−Ｆ記の一部の記憶容里、を有する記
憶回路でよい。

次にデータ処理装置の方は、中央処理ユニットＣＰＵは
上記当込み動作とは無関係にディジタル出力回路ＤＯよ
り記憶回路のアドレスを４指定し、第２のデコーダＤＣ
２がこれをデコードして該当ワードアドレスのゲート素
子を開き、ディジタル入力回路ＤＩより該当ワードのデ
ーセを読みとり処理することができる。

つまり、データ処アリコり霧はデータ伝送装置からのデ
ータ収伝動作をに１Ｆ目的に行なう必要がないので、デ
ータ収集に係る負担を（・］！減させることができる。

ところで、記憶回［ｅの書込み中のワードをデータ処理
装筈１が指定した時に、誤ったデータを読出す恐れがあ
る場合には、記１．・す回路の動作を書込みと読出しの
交互ヅイクル動作とし、官込みの時間帯にはデータ伝送
装置からの郊込み動作のみを、又、読邑しの時七′１１
帯に（Ｊデータ処即装置位からの要求による読出し動作
のみを行しパうようにすればよい。

そこで、ｆ’＋％　８　Ｍは上記のような方法を実施す
るための回路を示すものであり、Ｑ１５３！７１に示す
この実施例が希２へ１における実１８１ｉ例と異なる点
は書込みと読ル１しの時間帯を交互に指定ずろタイミン
グ回路Ｔを有する点である。ｔへ３１゛りの実施例の動
作は第２図の実イ、ｉ、λ例とほぼ同様でｌちるが、タ
イミング回路Ｔが第１および第２のデコーダＤＣ１およ
びＤＣ，にそれぞれアドレス４））定を行なえる時ｐ、
Ｉ帯を交互に指示することにより、記憶回路素子Ｍｔ＋
２Ｍｔ２＋・・・恥の吉込みと読出しの時間帯を分ｌ！
ｌＩｔシデータ書換え中に涜み出すことがないようにで
きる効果がある。

なお、上記各実施例では、記憶回路としてＩＣメモリー
を想定した例を示しているが、コアメモリー、ワイヤメ
モリーを使用してもよいことは勿論である。

又、この発明の方式は従）との方式に比べ、ハードウェ
アは若干４ψ力１ドするが回路素子の発達とともに経済
的にもスペース的にも次第に負担が軽くなり、メリット
が生かされるものと考える。

〔発明の効果〕

以上の説明より明らかなように、この発明によればデー
タ処理装置はデータ化Ｇ５　ｋ　＋＜ｌからのデータ収
集動作を周期的に行なう必要がなく必用？に応じて記憶
回路から必要なデータを読、７＋とればよいため、デー
タ伝送装置ａの伝送速度が上っても、又セット歌が増加
してもそれに煩わされることなくデータ処理の動作に専
念することかで′きる。

【図面の簡単な説明】

力１図は従来の方式によるデータ伝送装置との間のデー
タ受渡し回ｖ６の１１２１１を示す［本第２図（よこの
発明の一実施例を示す回路図、第８図１よこの発明の他
の実施例を示す回路図である。 ；Ａ中、ｓｃは走査回路、ｌ５４ｔｔ＋　Ｍｕ　・”　
Ｍｌｍ：　Ｍ２１＋　Ｍ２２・・・ｋｉ２ｍ　；・・・
；　Ｍｎｔ＊　Ｍｎｚ・・・＋　Ｍｎｍ　は記憶回路の
各ビ゛ノド７牲子、Ｇ１１ｔ　Ｇ１２　”’　＋　Ｇｌ
ｍ　；Ｇ２１＋　Ｇ２２　”’　＋　Ｇ２”　；　”’
　；Ｇｎｓｅ　Ｇｒｕ・・・ｅ　Ｇｎｍ　ハ記ｔｍ回路
の各ビ・ノド素子の１大態を出力するためのゲート素子
、ＤＣＩＩよ第１のデコーダ、ＤＣ２は第２のデコーダ
、Ｔはタイミング回路である。 ［ン１中、同一符号は同一、又は相当部分を示す。 代理人　大岩増雄

Claims (2)

【特許請求の範囲】
1. （１）　　データ伝送装置とデータ処理装置との間でデ
   ータを受渡しするものにおいて、データ伝送装置の全セ
   ット全ワードの有効データビット数の合計またはその一
   部に相当する記憶容量を有し、かつ書込み用と読出し用
   に夫々独立に作動するアドレスデコーダを有する記憶回
   路、およびデータ伝送装置の各セットを順次走査する走
   査回路とを設け、上記走査回路による走査時に到来して
   いるワードのデータ部分を同ワードのアドレスに従い上
   記記憶回路の書込み用のアドレスデコーダを作動させて
   該当ワードアドレスに書込むと共に、データ処理装置は
   読出し用のアドレスデコーダを作動させて上記書込み動
   作とは独立に記憶回路のデータの読出しを行なうように
   したことを特徴とするデータ受渡し方式。
2. （２）　　データ伝送装置とデータ処理装置行との間で
   データを受渡しするものにおいて、データ伝送装置の全
   セット全ワードの有効データビット数の合Ｒ１またはそ
   の一部に相当する記憶容量を有し、かつ書込み用と読出
   し用に夫々独立に作動するアドレスデコーダを有する記
   憶回路、およびデータ伝送装置の各セットを順次走査す
   る走査回路とを設け、−Ｆ斤１記憶回路の動作を甘込み
   と読出しの交互サイクル動作とし、書込みの時間帯には
   、上記走査回路による走査時に到来しているワードのデ
   ータ部分を同ワードのアドレスに従い上記記憶回路の柑
   込み用のアドレスデコーダを作動させて該当ワードアド
   レスに書込み、読出しの時間帯には、データ処理装置が
   上記記憶回路の読出し用のアドレスデコーダを作動させ
   て該当ワードアドレスのデータを読出すようにしたこと
   を特徴とするデータ受渡し方式。