JPS6117478Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はエラー情報、読出し情報を共通の線で
CPUに転送し得る記憶装置（以下、メモリと称
する。）に係り、メモリからCPUへの転送時間を
短縮するものである。

従来、メモリシステムからエラー内容を読出す
場合、エラーが起つたアドレス、エラービツトの
位置、エラー訂正コードの状態など数多くのデー
タが必要である。これらのデータを並列に送ろう
とすると、転送ラインが別個になりインターフエ
ースの個数が増すなど装置の構成が複雑になると
共に装置が高価となる。これを避けるため従来正
常なリードデータとエラーデータを共通のライン
により送出していた。

以下に本考案の理解を容易にするため、従来メ
モリについて第１図を使つて説明する。

第１ａ図において１はメモリ，２はメモリ部よ
り読み出した正常なリードデータを貯えるリード
データレジスタ，３はエラーデータを貯えるエラ
ーデータレジスタ，４は切換回路でCPUから指
令がメモリスタート信号６であるか，エラーデー
タ読出し信号５であるかによつてデータ転送線７
をリードデータレジスタ２に接続したり、エラー
データレジスタ３に切換える動作をする。このよ
うにデータ送出線７は正常なリードデータおよび
エラーデータをメモリからCPUに転送するため
に共用される。

この動作を時間軸を横軸にして説明すると、第
１ｂ図のようになる。第１ｂ図のイは時間軸を１
メモリサイクル長で区切つたもので、ロは正常な
リードデータが送出されている時間を示す。ハは
エラーデータが転送されている時間を示す。勿論
ロ，ハはイの時間軸で描かれている。

第１図ｂ図ロ，ハから明らかなようにエラーデ
ータが送出されている間正常なデータの送出はス
トツプしている。

換言すればエラーデータを転送する時もＩメモ
リサイクルの時間が必要であつた。大量のデータ
を高速処理する情報処理装置において、前記Ｉメ
モリサイクルのストツプ時間は無視できない量の
時間となる。

本考案は以上のような点を改良するためになさ
れたもので、以下図面により詳細に説明する。

第２図において番号１，２，３，５，６，７，
８で示す部分は第１図と共通なので説明を省略す
る。９はタイミング信号１で、この信号の存在す
る時に正常なリードデータが読出されれば第１の
判定回路１１が導通となり、かつオアゲート１３
を通つてデータ送出線７に前記リードデータが送
り出される。１０はタイミング信号２でエラーデ
ータ読出し信号５を感知して生成されるもので、
このタイミング信号２とエラーデータが第２の判
定回路１２に印加されることにより、エラーデー
タが前記オアゲート１３を通つて前記データ送出
線７に送り出される。

次に前記正常なリードデータとエラーデータが
どのような時間関係で送りだされるかを第３図に
より詳細に説明する。

第３図ａはメモリサイクルを示し、Ｔは１メモ
リサイクルの長さを示す。ｂは前記メモリスター
ト信号６の波形で、この信号により正常なリード
データの読出し動作が始まる。ｃは前記正常なリ
ードデータの読出し可能な時間を明らかにするた
めの図である。ｔ１はアクセスタイムであり前記
メモリスタート信号が与えられてから実際に読出
し動作が始まるまでの待ち時間である。ｔ２は前
記正常なリードデータの読出し可能な時間を示
す。ｔ３は前記正常なリードデータを読み終つて
から次のメモリスタート信号が来るまでの時間を
示す。ｄは前記タイミング信号１の波形で、前述
の如く第１の判定回路１１に正常なリードデータ
と共に印加されているのでこの信号の存在する時
間だけ前記正常なリードデータの読出し、転送が
可能である。このタイミング信号１は前記正常な
リードデータの読出し、転送に支障を来さないよ
うタイミング調整される。ｅは前記エラーデータ
読出し信号５の波形であり、この信号５からｆの
タイミング信号２がつくられる。タイミング信号
２の長さは前記アクセスタイムｔ１よりも幾分短
くなるように設計することが必要であるが、通常
の専門家ならば容易に設計が可能である。ｇは前
記正常なリードデータと前記エラーデータが、前
記共通のデータ送出線７により転送される時の前
記両データの時間関係を示す。ｇにおいてＤ１，
Ｄ３，Ｄ４は正常なリードデータ、Ｄ２はエラー
データを示す。

第３図ａ〜ｇをよく比較すれば明らかな如く、
前記エラーデータの読出しは１メモリサイクル中
でメモリがアクセスされるまでの時間内（第３図
ｃのｔ１）で完了する。このためエラーデータを
貯えるレジスタは高速であることが必要である
が、通常のフリツプフロツプ回路で容易に目的が
達せられるので、当業者は容易に設計することが
できる。

本考案は上記の如くエラーデータを読出すのに
１メモリサイクルを要しないので、データ処理速
度が向上するという利点を有する。

尚、エラーデータの読出しに第３図ｃのｔ３で
示される時間を割当ることも可能であるし、ｔ
１，ｔ３で示される時間を割当てることもでき
る。要するに本考案の思想は１メモリサイクル内
であつて、前記正常なリードデータが読出されて
いない時間を利用して前記エラーデータを読出
し、転送せんとするものである。

【図面の簡単な説明】

第１ａ図は従来の記憶装置の主要部、第１ｂ図
は正常なリードデータとエラーデータが読出され
る時間関係を示す図である。第２図は本考案にか
かる記憶装置の主要部、第３図は本考案にかかる
動作を示すタイムチヤートである。 尚、１はメモリ、２はリードデータレジスタ、
３はエラーデータレジスタ、８はCPU、１１，
１２は判定回路、１３はオア回路である。

Claims (1)

【実用新案登録請求の範囲】
1. メモリからのリードデータを貯えるリードレジ
   スタ２、エラーデータを貯えるエラーデータレジ
   スタ、上記リードデータ２からの出力データが入
   力されると共に、１サイクルＴ中のメモリ読出し
   時間ｔ２内に設定されるリードデータ読出し信号
   ｄの有無により、当該出力データの導通、非導通
   を設定する第１の判定回路１１、上記エラーデー
   タレジスタ３からの出力エラーデータが入力され
   ると共に、１サイクルＴ中のメモリ読出し待ち時
   間ｔ１内に設定されるエラーデータ読出し信号ｆ
   の有無により、当該出力エラーデータの導通，非
   導通を設定する第２の判定回路１２、および上記
   第１，第２判定回路１１，１２各々からの出力デ
   ータが入力され、当該各々の出力データを導通と
   するオア回路１３とを備えたことを特徴とする記
   憶装置。