JP2619412B2 - 符号装置および復号装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気ディスク装置等に用いられる誤り訂正回
路に係り、特に任意なデータ長のバースト誤り訂正符号
の高速な誤り訂正処理に好適なバースト誤り訂正符号の
復号のための符号・復号装置に関する。

〔従来の技術〕

従来の装置は、特公昭57−6618号に記載のように、使
用できる多項式は可逆的巡回コードでなければならなか
った。任意の多項式、特に符号の周期が長くなるように
構成した多項式を使用することはできなかった。

〔発明が解決しようとする問題点〕

上記従来技術は可逆的巡回コードでないような多項式
を使用する誤り検出，訂正システムに適用することにつ
いて配慮がなされていない。通常の誤り検出，訂正シス
テムでは符号の周期を長くして、誤り検出率や誤訂正率
を向上させている。ところがこれらのシステムの多項式
は可逆的であることはほとんどない。そのため、従来技
術では任意の多項式を使用して、誤り検出率や誤訂正率
を向上させることができないという問題点があった。

さらに、任意の多項式が使えないため、誤り訂正の訂
正長も任意にすることはできなかった。

本発明の目的は、任意の多項式を使用しながら高速な
誤り訂正を行えるようにする上に任意の誤り訂正長も選
択できるようにし、さらにそれらを半導体技術を用いて
LSI化するときに高速性をそこなわないチップレイアウ
トを提供することにある。

〔問題点を解決するための手段〕

上記目的は、次のようにして達成される。フィードバ
ックシフトレジスタの各ビットの入力をフィードバック
演算結果か前段のレジスタの値かを任意に選択する回路
を設け、その選択を指示する多項式レジスタを設け、そ
れをユーザが任意に設定できるようにする。

さらに、任意の多項式を使用するときには、誤り訂正
長も多項式に応じて変える必要がある。そこで、誤り訂
正を行うときの訂正完了検出回路の検出範囲を任意設定
可能にする。各々のフィードバックシフトレジスタの間
には、フィードバック値と前段のフィードバックシフト
レジスタの出力の排他的論理和を演算するゲートを全段
に設ける。このゲートの出力と演算前のフィードバック
シフトレジスタの出力は選択回路でどちらでも自由に選
択できる。この選択回路の選択は各ゲートに付随する多
項式レジスタの出力によって行なわれる。これらの多項
式レジスターには、使用する多項式に対応する値がセッ
トされる。

また、使用する多項式のビット長までも変化させるた
め、フィードバックシフトレジスタの動作有効長も設定
可能にする。

これらの技術をLSI上で高速性をそこなわずに実現す
るために、フィードバックシフトレジスタ群を、そのほ
ぼ中断で折り曲げた２行平行配置したチップレイアウト
を行う。多項式レジスタは、２行平行配置されたフィー
ドバックシフトレジスタの間に、同様に２行平行配置さ
れており、各多項式レジスタは、その中間に配置された
データバスに各々接続されている。

〔作用〕

誤り訂正では、フィードバックシフトレジスタの値が
１回シフトするごとに特定の分割が“0"になったか否か
を判定する。その特定部分とは誤り訂正長に相当する部
分を除いたフィードバックシフトレジスタである。例え
ば56ビットのフィードバックシフトレジスタで11ビット
の訂正を行うならばゼロチェックを行うビット数は45ビ
ットである。訂正長が変わればこのビット数も変わる。
これらの処理は指定された訂正長に応じてゼロチェック
するフィードバックシフトレジスタのビット位置の選択
するゲートをオンまたはオフすることにより行える。

また、２行平行配置されたフィードバックシフトレジ
スタの途中でシフトをバイパスさせるルートを設けるこ
とにより、ハードウェアで用意した長さよりも短かいビ
ット長の多項式であれば任意に設定可能な構成とするこ
とができる。

〔実施例〕

以下、本発明の一実施例を第１図（Ａ）〜（Ｃ）によ
り説明する。

第１図（Ａ），（Ｂ）は本発明によるフィードバック
シフトレジスタの全体を示すものである。この例では最
大56ビットの多項式まで対応できるようになっている。
E00,E01,…,E55がフィードバックシフトレジスタであ
る。まず、符号化処理の手順を第６図に示す。最初は、
ステップ60のモード設定により符号化に使用する多項式
の長さを決定する。本実施例では56ビットのハードウェ
アを用意してあるが、これ以下の多項式でも任意に利用
できるようにすることができる。この例では32ビット,4
8ビットの演算も行えるようにしてある。

この様子を第２図に示す。56ビットモードであればMO
DE1,2共に０にする。以下、48ビットであれば、MODE1＝
0,MODE2＝1,32ビットではMODE1＝１にセットする。MODE
1＝１にセットすると第１図（Ａ）のセレクタS1はE15の
出力を利用した演算結果をE40へ入力するバイパス路を
選択することになる。このためE16からE39までのフィー
ドバックシフトレジスタは演算に無関係になる。演算に
使用されるのはE00,E01,…,E15,E40,…,E55までの32個
である。これにより32ビットの演算が行える。MODE1＝
０にセットするとセレクタS1はE39からの演算結果をE40
の入力とするバイパス路が選択される。従って48ビット
または56ビットの演算のときはMODE1＝０にする。MODE2
＝１にセットすると同様に、第１図（Ｂ）のセレクタS2
はE23の出力を利用した演算結果をE32へ入力する。この
ためE24からE31までは演算に無関係となり48ビットの演
算が行える。MODE2＝０とすると、セレクタS2はE31の出
力を利用した演算結果をE32へ入力することになるため
全てのフィードバックレジスタを使用した56ビット演算
が可能になる。さらに、これらフィードバックシフトレ
ジスタを第１図（Ａ），（Ｂ）のように二段に配置して
あると、MODE1,2でビット長の切換えを行っても各段の
フリップフロップ間の配線長が極端に長くなることはな
い。そのため、一部の入力ゲートだけを大型化する必要
はない。もし一列にシフトレジスタを並べていれば、フ
ィードバックシフトレジスタの端から端までのフィード
バックループを配線しなければならず、配線容量が増大
し、ゲート遅延が増大する。

続いてステップ61で任意の多項式を第１図A,Bのデー
タバスを介して多項式レジスタP01,P02,…,P55へセット
する。データバスは８ビットや16ビットの並列構成のデ
ータラインであり、多項式レジスタの８個又は16個を同
時に設定する。たとえば、88ビットバスであれば56個の
多項式レジスタを７回に分けて設定する。第１回目にP0
0,P01,…,P07をセットし、第２回目にP08,P09,…,P15を
セットする。同様に第７回目にP48,P49,…,P55をセット
する。多項式はP01,P02,…,P55へ１または０をセットす
ることによって決定される。たとえばP01＝１とすると
セレクタS01は排他的論理和演算を行った結果をE01へ入
力する。P01＝０ならばE00の値をそのままE01へ入力す
る。これは多項式の次数が表示している位置へのフィー
ドバックを行っていることを示す。この多項式レジスタ
P01,…,P55とフィードバックシフトレジスタE01,…,E55
の関係も同様である。たとえば多項式がX⁵⁵＋Ｘ＋１で
あればP55＝1,P01＝１とし他の多項式レジスタは全て０
にする。32ビット演算であれば、P01,…,P15,P40,…,P5
5を使用し、48ビット演算であればP01,…,P23,P32,…,P
55を使用する。使用される各多項式レジスタに設定され
る１又は０はそれぞれの多項式によって、一義的に定ま
り、上述したようにデータバスを介して、ホストから設
定される。

次にステップ62でフィードバックシフトレジスタE00,
…,E55を初期化する。この例の初期化はRST1,RST2,RST3
にリセットパルスを入力することにより全てを０にクリ
アして行う。RST1はE16〜E23,E32〜E39のリセット入力,
RST2はE24〜E31のリセット入力である。又、RST3はE00
〜E15,E40〜E55のリセット入力である。当然のことなが
ら演算の初期値を全て１から行いたいならばフィードバ
ックシフトレジスタのセット入力を使用すればよい。

ステップ63では実際の符号化を行う。符号化すべきデ
ータは第１図（Ａ）のゲートG1のINより入力される。こ
のデータが入力されている期間だけENBは１となる。こ
のとき以外はENB＝０とする。これにより符号化演算以
外ではINにどのような値があってもG1の出力は０となり
フィードバックシフトレジスタには影響を与えない。

符号化が終わるとステップ64で符号データの読出しを
行う。このときはENB＝０なのでE55の出力O55はINの値
によらずE55からE00までの値を順次出力できる。符号化
を繰返すときはステップ62から行えばよい。

次の復号処理を第７図に示す。ステップ70,71は符号
化のステップ60,61と同様である。多項式をかえないな
らば符号化のときの設定のままでよい。従って通常はス
テップ72から行う。レジスタの初期化もステップ62と同
様である。ステップ73の復号演算もステップ63によく似
ている。違いは符号化は符号化すべきデータの期間だけ
ENB＝１としていたものを復号ではデータと符号化によ
り作成した符号化コードの入力される期間ENB＝１とす
ることである。これらを第８図に示す。

ステップ74は復号演算によって得た結果により、入力
されたデータにエラーがあるかないかの判断を行う。フ
ィードバックシフトレジスタE00,…,E55の全てがゼロな
らばエラーはないものと判断し、どこか１つにでも１が
あればエラーがあったものとする。このとき第２図のモ
ードに応じてRST1,RST2が設定されているのでフィード
バックシフトレジスタの長さによらずE00,…,E55がゼロ
か否かのチェックを行えばよい。すなわち、32ビットで
はRST1,RST2共に１になっているので、どのような場合
でもE16,…,E39はゼロに固定されている。つまりE00,
…,E15,E40,…,E55の値によりエラーがわかる。同様に4
8ビットならばRST2＝１なのでE24,…,E31が０に固定さ
れ、E00,…,E23,E32,…,E55によってエラーがわかる。
第１図（Ｃ）にゼロチェック回路の一実施例を示す。各
フィードバックシフトレジスタの出力O00,…,O55（第１
図（Ａ），（Ｂ）参照）はトランジスタT00,…,T55のゲ
ート入力へ接続する。たとえばO00がゼロならばトラン
ジスタT00はオフ状態のため出力CH1の値を保持する。し
かし、O00が１ならばトランジスタT00はオン状態となり
出力CH1は０となる。つまり出力CH1はO00,…,O10が全て
０のときのみ１となる。同様に出力CH2もO11,…,O55が
全て０のときのみ１となる。これにより、G3の出力はO0
0,…,O55が全て０のときのみ１となりエラーのない状態
を示す。復号演算を繰返すならばステップ72から実行す
ればよい。

次に復号によりエラーを見つけ、それを訂正する処理
を第９図に示す。ステップ90では訂正処理の初期化を行
う。まず第10図カウンタ100をリセットしておき、第１
図（Ａ）のENB＝０としておく。さらに訂正を行うビッ
ト長の設定を第３図に従っておこなう。訂正できる範囲
は使用する多項式により違うので、訂正ビット長に応じ
てM1,M2,…,M7を設定する。たとえば10ビット訂正なら
ば、M1,…,M6を０とし、M7を１とする。ここで訂正長は
４ビットから11ビットに限ったことではない。必要に応
じて長さを変えることは容易に行える。M1,…,M7は第１
図ＣのゲートG4,…,G10へ入力される。10ビット訂正で
はG4,…,G9が閉じた状態となりトランジスタT004,…,T0
09は常にオフ状態でありO04,…,O09に影響されない。つ
まりCH3はO10だけに従う。他の場合でも同様である。

次にステップ91で多項式の入れかえを行う。この多項
式の入れかえの持つ意味は、例えば特願昭61−156021号
「符号・復号装置」を参照されたい。入れかえるべき多
項式は一意的に決まる。符号化時に使用した例えばをＧ
（Ｘ）とすると、X^l・Ｇ（1/X）である。ここでｌは多
項式の次数である。入れかえの手順そのものはステップ
61,71の設定と同様である。次にステップ92で内容の反
転を行なう。これは１パルス時間だけ第１図（Ａ），
（Ｂ）のRVS入力を１にすることにより行う。これによ
りE00はE55と、E01はE54と，…,E27はE28と内容が入れ
かわる。

これで全ての準備がととのったのでステップ93により
シフトを行い、ステップ94によりゼロ判定を行う処理を
繰返す。このゼロ判定は第１図（Ｃ）のゲートG2の出力
で行う。これはM1,…,M7で指定した長さのゼロ判定を行
っている。もし対象フィードバックシフトレジスタの全
てが０になればG2の主力CORが１になる。このシフトと
同時に第10図のシフトスタートが出力されフリップフロ
ップ102の出力が１になるのでカウンタ100へシフトパル
スが入力されカウントを行う。ゼロ判定でCOR＝１とな
るとフリップフロップ102がリセットされゲート101が閉
じ、カウンタ100は停止する。このカウント値により、
データの中のエラービットの位置が求まる。ステップ94
でゼロを見つけるとステップ95へ進。ここではカウンタ
100の値を元にエラービットの位置を求め、ゼロチェッ
クを行っていないフィードバックシフトレジスタの各ビ
ットがエラーパタンを示す。

具体例を第11図に示す。本例は、データ長が2048ビッ
ト（256バイト），符号化コードが32ビットで11ビット
エラー訂正を行なう場合を示す。たとえばカウンタ100
が410を示したとすると、エラーの位置は符号化コード
から数えて410ビット目である。今、11ビット訂正を行
っているならば410ビット目から400ビット目にエラーが
ある。そのエラーパタンはE00,E01,…,E10に残っている
値である。フィードバックシフトレジスタに残っている
値が１ならばエラーであり真の値は反転したものであ
り、０ならばエラーはなくそのままでよいことになる。
以上の処理により訂正が行える。

また、第１図（Ａ），（Ｂ）等で使用したセレクタの
具体的な回路例を第４図に示す。同様に排他的論理和回
路の例を第５図に示す。これはこの回路例に限ったもの
ではない。

さらに、以上のような回路をLSI化する上では、第１
図（Ａ），（Ｂ）に示したようにフィードバックシフト
レジスタを二段平行にレイアウトすると、先に述べたよ
うに各レジスタ間の配線距離が一定量短となり高速動作
を行うことができる。

〔発明の効果〕

本発明によれば、任意の多項を使用しながら反転多項
式による高速な誤り訂正が行え、さらに任意の訂正ビッ
ト長を選択できる。その上、LSI化する上で配線長が一
定最短となるので高速化できる。

【図面の簡単な説明】

第１図（Ａ），（Ｂ），（Ｃ）は本発明の一実施例を示
す図，第２図は第１図の実施例におけるモードの設定を
説明するための図，第３図は同じく訂正ビット長の設定
を説明するための図，第４図はセレクタの回路例を示す
図，第５図は排他的論理和の回路例を示す図，第６図は
本実施例の符号化処理フロー，第７図は本実施例の復号
処理フロー，第８図は本実施例の動作タイミングを示す
図，第９図は本実施例の訂正処理フロー，第10図は訂正
処理用カウンタの具体例を示す図，第11図は本実施例に
よる訂正処理例を示す図である。 E00,…,E55…フィードバックシフトレジスタ,P01,…,P5
5…多項式レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀川 真理 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 川村 哲士 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (72)発明者 妻鹿 真幸 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (56)参考文献 特開 昭61−237521（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】Ｌ個のフリップフロップを鎖状に接続した
   Ｌ桁のフィードバックシフトレジスタと、該フィードバ
   ックシフトレジスタの各桁のフリップフロップ出力が入
   力され、全フリップフロップの出力がゼロであることを
   検出するゼロ検出回路とを有する符号装置において、 前記フィードバックシフトレジスタのフリップフロップ
   出力とフィードバック値との排他的論理和をそれぞれ演
   算する演算回路と、 ｎ−１（２≦ｎ≦Ｌ）桁目のフリップフロップ出力か、
   前記演算回路によるｎ−１桁目のフリップフロップ出力
   とフィードバック値との排他的論理和かを選択データに
   応じて選択出力するｎ桁目の第１の選択回路と、 前記第１の選択回路の各々に対する前記選択データを記
   憶する多項式レジスタと、 前記多項式レジスタへ並列構成のデータバスを介して多
   項式データを設定する手段と、 選択信号に応じて、 １桁目においては、Ｌ桁目のフリップフロップ出力か、
   または、入力信号と前記Ｌ桁目のフリップフロップ出力
   との排他的論理和結果である前記フィードバック値かを
   選択して前記１桁目のフリップフロップへ入力し、 ２桁目ないしＬ桁目においては、前記ｎ桁目の第１の選
   択回路の出力かまたは（Ｌ＋１−ｎ）桁目のフリップフ
   ロップ出力かを選択して、ｎ桁目のフリップフロップへ
   入力する第２の選択回路と、 を有し、 前記Ｌ個のフリップフロップを鎖状に接続したフィード
   バックシフトレジスタは、LSI上にL/2個ずつ２列に折り
   曲げて分割配置したレイアウトを持つことを特徴とする
   符号装置。
2. 【請求項２】前記L/2個ずつ２列に折り曲げて分割配置
   したＬ個のフリップフロップを鎖状に接続したＬ桁のフ
   ィードバックシフトレジスタは、 該第１の分割したフィードバックシフトレジスタのシフ
   ト方向を右とした場合に前記第２の分割したフィードバ
   ックシフトレジスタのシフト方向は左にし、 前記第１の分割したフィードバックシフトレジスタの左
   端をデータ入力端とし、 前記第１の分割したフィードバックシフトレジスタの右
   端からシフトアウトされた値は前記第２の分割したフィ
   ードバックシフトレジスタの右端からの入力とし、 前記第２の分割したフィードバックシフトレジスタの左
   端からシフトアウトされる値を前記入力信号と排他的論
   理和演算した結果を、前記フィードバック値としたこと
   を特徴とする特許請求の範囲第１項記載の符号装置。
3. 【請求項３】前記Ｌ桁のフィードバックシフトレジスタ
   をｍビット（ｍ＜Ｌ）構成で使用するとき、前記第１の
   分割したフィードバックシフトレジスタのうち左端から
   m/2個目の多項式レジスタの出力を前記第２の分割した
   フィードバックシフトレジスタのうち左端からm/2個目
   の多項式レジスタの入力として使用することを特徴とす
   る特許請求の範囲第２項記載の符号装置。
4. 【請求項４】Ｌ個のフリップフロップを鎖状に接続した
   Ｌ桁のフィードバックシフトレジスタと、該フィードバ
   ックシフトレジスタの各桁のフリップフロップ出力が入
   力され、全フリップフロップの出力がゼロであることを
   検出するゼロ検出回路とを有する復号装置において、 前記フィードバックシフトレジスタのフリップフロップ
   出力とフィードバック値との排他的論理和をそれぞれ演
   算する演算回路と、 ｎ−１（２≦ｎ≦Ｌ）桁目のフリップフロップ出力か、
   前記演算回路によるｎ−１桁目のフリップフロップ出力
   とフィードバック値との排他的論理和かを選択データに
   応じて選択出力するｎ桁目の第１の選択回路と、 前記第１の選択回路の各々に対する前記選択データを記
   憶する多項式レジスタと、 前記多項式レジスタへ並列構造のデータバスを介して多
   項式データを設定する手段と、 選択信号に応じて、 １桁目においては、Ｌ桁目のフリップフロップ出力か、
   または、入力信号と前記Ｌ桁目のフリップフロップ出力
   との排他的論理和結果である前記フィードバック値かを
   選択して前記１桁目のフリップフロップへ入力し、 ２桁目ないしＬ桁目においては、前記ｎ桁目の第１の選
   択回路の出力かまたは（Ｌ＋１−ｎ）桁目のフリップフ
   ロップ出力かを選択して、ｎ桁目のフリップフロップへ
   入力する第２の選択回路と、 訂正処理を行うとき、前記Ｌ個のフリップフロップのう
   ち任意の連続したｍ個の出力がゼロか否かを判定する判
   定手段とを有し、 前記判定手段がゼロか否かを判定しない残りのＬ−ｍ個
   のフリップフロップの出力をエラー訂正パタンとして使
   用し、 前記Ｌ個のフリップフロップを鎖状に接続したフィード
   バックシフトレジスタは、LSI上にL/2個ずつ２列に折り
   曲げて分割配置したレイアウトを持つことを特徴とする
   復号装置。
5. 【請求項５】前記L/2個ずつ２列に折り曲げて分割配置
   したＬ個のフリップフロップを鎖状に接続したＬ桁のフ
   ィードバックシフトレジスタは、 該第１の分割したフィードバックシフトレジスタのシフ
   ト方向を右とした場合に前記第２の分割したフィードバ
   ックシフトレジスタのシフト方向は左にし、 前記第１の分割したフィードバックシフトレジスタの左
   端をデータ入力端とし、 前記第１の分割したフィードバックシフトレジスタの右
   端からシフトアウトされた値は前記第２の分割したフィ
   ードバックシフトレジスタの右端からの入力とし、 前記第２の分割したフィードバックシフトレジスタの左
   端からシフトアウトされる値を前記入力信号と排他的論
   理和演算した結果を、前記フィードバック値としたこと
   を特徴とする特許請求の範囲第４項記載の復号装置。
6. 【請求項６】前記Ｌ桁のフィードバックシフトレジスタ
   をｍビット（ｍ＜Ｌ）構成で使用するとき、前記第１の
   分割したフィードバックシフトレジスタのうち左端から
   m/2個目の多項式レジスタの出力を前記第２の分割した
   フィードバックシフトレジスタのうち左端からm/2個目
   の多項式レジスタの入力として使用することを特徴とす
   る特許請求の範囲第５項記載の復号装置。